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Mentor Graphics 與 TSMC 合作為10奈米推出 IC 設計和結束基礎架構

4 Z) P8 T8 {5 w! N4 { 俄勒岡州威爾遜維爾2014年9月27日電 /美通社/ -- Mentor Graphics Corp.（納斯達克：MENT）今天宣佈該公司與 TSMC（臺灣積體電路製造股份有限公司，簡稱台積電）達成10奈米(nm) 的合作協定。為滿足用於早期客戶的測試晶片和IP（互聯網協議）設計起動的10奈米鰭式場效電晶體 (Fin Field-Effect Transistor；FinFET) 的工藝要求，已經改進了物理設計、分析、驗證和優化工具。基礎架構包括 Olympus-SoC™ 數位設計系統， Analog FastSPICE (AFS™) 平臺（含AFS Mega）和 Calibre® 結束解決方案 ( Calibre® signoff solution )。
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* I! e, v5 v; Q$ kTSMC 設計基礎架構行銷部 (Design Infrastructure Marketing Division) 高級總監 Suk Lee 表示：「TSMC 和 Mentor正在進行廣泛的工程工作，以便讓雙方的客戶都能很好地利用先進的工藝技術。每一個節點都需要進行許多創新才能滿足新的物理要求、提高客戶設計賦能 (design enablement) 的精確度，與此同時性能更優、轉回時間更短。」
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% V6 @! _0 E0 z8 B% h3 |Calibre 提供佈線形狀的全色彩能力，以幫助設計者指定符合10奈米規則要求的設計艙(cockpit)之外的色彩分配。針對制定積體電路佈線圖，改進後的Calibre RealTime 產品能進行互動的色彩檢查，同時利用晶片廠認可的Calibre結束平臺能使用所有制定佈線工具進行設計。

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針對10奈米  FinFET 設計，Mentor 和 TSMC 還改進了Calibre 填充解決方案。Calibre YieldEnhancer 中 SmartFill ECO 的功能支援「隨時填充 (fill-as-you-go)」工作流，以確保IP和其它設計模組在設計過程中都能準確地呈現。當部分設計被修改時，SmartFill ECO功能可重新填充僅僅受影響的那部分，從而最小化轉回時間 (turnaround time)。同樣的，為在諸如TSMC10奈米這樣的先進工藝節點上維持設計層級實現高效的佈線後模擬， Calibre LVS 也被改進了。

* s) Z) f3 ]: o* G& X) D, j兩家公司還聯手調整了 Mentor® Olympus-SoC 的佈線和路由系統讓它能滿足 TSMC 的10奈米 FinFET 的要求。為了能用於10奈米 FinFET，數據庫、佈線、時鐘樹合成、提取、優化和路由引擎都做了重大的改進。
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為了確保10奈米 FinFET 設備的準確的電路類比，Mentor 與 TSMC 合作讓 BSIM-CMG（伯克利共多柵極電晶體）和 TMI 模型在 Analog FastSPICE 平臺（如AFS Mega）上能用於高速設備和電路層模擬。Calibre xACT™ 提取產品和 Calibre nmLVS™ 產品也支援新的10奈米 FinFET 模型。

因Mentor 和 TSMC在設計賦能方面的合作讓客戶取得成功的案例，將於9月30日在San Jose Convention Center（聖若澤會展中心）舉行的TSMC的開放創新平臺生態系統論壇(Open Innovation Platform Ecosystem Forum)會議上講述。瞭解詳情，請參訪TSMC網站 www.tsmc.com 。