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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-30 15:02:50 | 顯示全部樓層
跟bias條件有關
' Q6 v) G* n$ \2 p, ~3 v& qW/L=40000, Id=10uA, PMOS是bias在weak inversion
$ f  ]# u9 A6 m; C( E6 T( c. A9 egm 本來就大: H7 o5 V1 ?6 H- A
至於模擬的方式, PMOS source 接3V, drain 接2.8V
) x/ {+ Z% \% M( I+ f' d" G$ [掃gate電壓看電流, 找Id=10uA下的gm 7 n. o5 g; Z* B; B* B0 L$ i% l8 s
前提是你的spice model 有cover weak inversion (通常不太準~)
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