加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

4 a7 B8 m0 y" ?7 {3 R# b6 @在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
1 i6 k5 E3 U0 s
造成LVS驗證顯示短路

' A6 v) u4 G) V! ~+ o! c  Q0 b) q因為用的是TSRI給的library
0 S2 Z: j  `5 o% b. [
9 @# t4 \! t$ v* v發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
! A3 M) A' r* y# U' z) C
而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

9 X+ ^7 I8 E1 {是stream in 的時候就有問題了嗎?
. u) e5 C4 {3 ]. A" @; ~/ X9 v
請問有人有遇過類似的問題嗎 謝謝大家