加入T18 IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

7 u: X& H0 l7 C7 c3 \: n$ k在完成晶片的core之後要打上PAD去做靜電防護
- u. ~/ e0 X3 ]( B( g5 L6 u) s
3 f9 p1 C2 l* L但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
+ F, p6 @; G0 R
造成LVS驗證顯示短路
; O# ?* c1 G6 F* _& J: K
5 K) x- T1 W. o4 G2 Q因為用的是TSRI給的library
( R* j# O- N( K0 \$ [1 z
2 J) Q1 m/ Z8 P  r發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
6 M. g0 S' z) t
  d* _1 J  E$ a. L! h* @9 r2 u而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

, `  \) {' R7 H- K% s+ G& E是stream in 的時候就有問題了嗎?

4 ?5 r- N$ u3 P6 _" U4 \請問有人有遇過類似的問題嗎 謝謝大家