加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護
' W/ W  y4 U; F, c! r' J: _
/ M7 V8 @( i1 W* K) }, @% ]但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
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8 ?& N/ H; P% M. f3 ~( s% y造成LVS驗證顯示短路

因為用的是TSRI給的library

% Z# x) Z  _% s5 l. j" Q發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的

; N; [8 p% k/ T9 N' Y而且製程檔中給的一顆範例layout我也跑不過LVS QAQ

是stream in 的時候就有問題了嗎?

, p& B2 Y0 \1 v) G8 v* \1 z請問有人有遇過類似的問題嗎 謝謝大家