加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好

在完成晶片的core之後要打上PAD去做靜電防護

但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
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7 l  P8 c4 ~& X9 o1 q造成LVS驗證顯示短路

. p7 o. [) P0 h' a因為用的是TSRI給的library

發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
0 l; j) V. E. V3 x
9 i9 r  {. D! z0 U( Q而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
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4 b' |% [* l" R& y! l: }- I是stream in 的時候就有問題了嗎?
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請問有人有遇過類似的問題嗎 謝謝大家