加入T18 ESD IOPAD之後 VSSE的gnd 會短路到所有port

DBL

大家好
* S) I% L# K$ i6 D3 `- x* z+ T
在完成晶片的core之後要打上PAD去做靜電防護
7 E  Q( r; I5 i: m; G& d
但是我的VSSE PAD的接地端卻短路到所有AIN_18的port
( U4 `$ F! O! r, ^+ |
造成LVS驗證顯示短路

因為用的是TSRI給的library
* w: Y+ `7 C" I! Z7 a
發現他們的AIN_18接口好像會直接短路到ESD的gnd @@(從layout 的佈局圖匡起來的虛線判斷的
( N8 K; \5 |# R: T) V8 Y
8 D9 s" l) f) U而且製程檔中給的一顆範例layout我也跑不過LVS QAQ
' e) x: R- Q# T3 X  y" B, X
是stream in 的時候就有問題了嗎?
- T: F, _) J' z( x; a+ `( e
2 z# y+ L5 s  B# I0 ~# o$ w請問有人有遇過類似的問題嗎 謝謝大家