Design rule change

yhchang

※ 引述《angle的大作》發表於 【2002-12-30 13:59:35】
# V2 \7 ]+ P# f5 O. p9 l
請問各位先進
如果設計是以(MIX)umc .5um2p3m去LAYOUT,但是下線是以(digital)umc .5um 2p2m是否可以(LAYOUT 是只用到二層METAL 而已)

yhchang

  
實際上 2P3M 和 2P2M 的差別是 2P3M 將 Metal 2 去掉就是
  Y% j" x& J, q2P2M , 所以你設計時是用 2P3M 得話, 你的 Metal 2 的 rule
就要參考 Metal 3 的 rule,這樣你的 layout 就可直接轉成 2P2M
  k! N" j. o9 m* k* F! l的 process.
% c0 _+ V3 f/ B' ]
有個問題,2P一般都是 Mixied mode process, Digital 應該是
9 c7 B+ n2 k7 \/ C0 t: w1P Process.

yhchang

5 k/ f+ L( N' i% q如果你要投(digital)umc .5um 2p2m  ,  你只要在你的設計(layout)不要用到matel 3即可且比對此兩份rule是否還有那些其它的rule不一�?!
這樣你就可以轉投(digital)umc .5um 2p2m  
# U2 ]; n, ]4 d& @而以上那位仁兄所說的  可是錯的
  B. r: C* ~. t" G2 y因為metal1是無法直接跳metal3的
: \2 v) S/ ]8 k% [4 E3 ~& b

yhchang

) i) g* Q8 a! F. d9 b5 H8 x  B5 E(1)所謂的digital製程只是口語上的習慣,晶圓廠一般不會講什麼數位製程或類比製程
+ A% W( Y1 A7 t. o& y7 }% X(聯電比較喜歡列一堆有的沒的,像mixed-mode,logic...等等,有點兒囉嗦,台積通常比較簡潔明瞭;
題外話~不過就rule的內容而容,聯電的很簡單,台積的就非常嚴謹了...)
,就是把製程的主要特性列出來,設計的人自己找適合的來用,當然,double poly通常是類比電路在用.

* Q- o" \) {# l0 @0 p, s(2)如果製程有三層metal卻只用到兩層,基本上馬克蔡先生講的是有道理的,
$ u5 u. _8 {' E  X最上面的一層metal最好是用metal3的rule,不過也要要實際的設計來考量,
; @1 N9 p5 Z9 o* O2 _% f2 M; Z因為通常很多層metal時,各層metal的rule都會有些差異,理論上是愈上層的會比較厚及寬,
0 {4 D- U, B5 r' P3 K所以很多設計會拿上層的來繞power;不過聯電的rule好像metal2和metal3的rule都一樣,
所以也沒什麼好考量的,反正lay就是了,如果設計的電路會因為使用metal2或metal3的rule的小差距出現問題,
那不是電路是非常敏感且高級的設計,就是設計的能力太差了...

salo2006

2P 應該只用在 HV driver/DRAM/flash/OTP...
+ h- d, F& ]5 I$ I6 K% PLogic/Analog/RF/SRAM always use 1P

yhchang

我們公司是做DRAM的  實質上用的電容就是兩種類型
Stacked 電容(用MOS當電容)
跟  Deep-Trench 深溝式電容
這兩種各有不同的大廠在使用.  所以誰好誰壞也不知道