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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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[問題求助] 用verilog撰寫取對數log電路

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1#
發表於 2008-9-3 18:07:24 | 顯示全部樓層

感謝分享

似乎是個很有趣的主題
. l! R, h% S' ?7 k/ b1 Z2 b. r7 t: E- \( r/ L
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+ T8 A7 }. \6 Y) J' W) p
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