用verilog撰寫取對數log電路

賴永諭

請問一下!!為什麼input X=1,output Z=5
8 E' \0 E# j' |) S似乎不是log的function
可否舉個simulation 的例子
% w  C1 L) _5 B  }, _5 ?: i  s; U急~~~~~~~~~~阿~~~~~~~

賴永諭

急阿~~~
8 _/ t* u+ u: B9 \% ~# }# B* j有人試過這各程式嗎????可以用嗎?????

賴永諭

有誰用過這個code的發表一下意見阿!!!!!