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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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[問題求助] 用verilog撰寫取對數log電路

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1#
發表於 2008-5-14 17:58:06 | 顯示全部樓層
Verilog 新手看到這個Code( Y8 o5 P! C- Q$ F- c' l* A) V, |
( _# n8 ]2 s- |4 K. r7 N
希望可以快快完成老闆交代的工作..
9 v% Q7 `: l6 E1 v$ |
/ n3 b5 k1 Y: H/ r. t+ B6 Z, z真是太感謝你提供程式啦!!!
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