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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路

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[問題求助] 用verilog撰寫取對數log電路

1^#

發表於 2008-5-8 22:28:20 | 顯示全部樓層

很受用，楼主能对泰勒级数如此活用。很佩服。
谢谢共享代码。

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2^#

發表於 2008-5-8 22:54:35 | 顯示全部樓層

但是我用MATLAB和Mathematica都無法作Log[X]的Taylor Series。
很無奈。
請指教。

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