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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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樓主: michael6172
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[問題求助] 用verilog撰寫取對數log電路

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ssshman
1#
發表於 2009-9-15 15:25:30 | 顯示全部樓層
剛好在研究verilog- @) C% I$ _8 t+ c) l
對這個程式很有興趣
) b! u9 `5 e) X9 u1 h1 h) l3 q' [* {感謝分享 謝謝
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