chip power ring 电阻一般不超过多少？

scy8080

对于较大面积的die,从ESD考虑，power ring 电阻一般不超过多少？
请高手指导，谢谢

szona44250

受益'良多
/ c% H, G( [9 m
* O& w* Z+ N2 \  @! X謝謝大大的分享!!!!

sxb841018

受益匪浅啊··~~~~~~~~~~~~~·

tuza2000

good!
讲的很好，现在在被一个ESD问题困扰

linger809

还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，& ...
scy8080 發表於 2008-10-31 12:07 AM

拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离，不会拉大source端CON到GATE的距离（同时一般会将salicide也去掉），
1 o+ s% Y, R) @, R其作用是增大drain端的电阻，相当于在drain端串联了一个电阻，起到在esd 冲击时保护自己不被打坏；能保证ggnmos下寄生的诸多npn管
/ v2 G1 e* x' N# T; F7 e2 d（gdpmos下寄生pnp管）能够均匀的被打开，进入snapback状态，泄放esd电流；如果drain端这个等效的串联电阻不够大，寄生的诸多
- }1 W- W$ p+ M! J! j( ]npn管（gdpmos下寄生pnp管）可能不能够均匀的被打开进入snapback状态，只是有的开有的没有打开，而esd的电流或者说能量是一定的，
2 r7 J3 S0 _: ]. m: E* u必须泄放，电流在局部逐渐增大，出现二次击穿（热击穿），把device烧掉，我们通常看到的emmi图片上出现在source与drain 端的那道小
暗条或者drain端的小洞洞或者gate下的小洞洞，都是被烧毁掉的痕迹！

linger809

最好不要超過 1 ohm，谢谢
% N- V# v" Q0 n0 q, K& Y超过1ohm, I/O元件大些，这个尺寸大小怎么&#2646 ...
scy8080 發表於 2008-10-31 12:01 AM

! v5 B' q( V0 e! w4 Z0 xI/O元件大些有一定的帮助，但瓶颈不是在I/O元件本身的大小上，所以I/O元件大些起到的作用不是很大，比如diode,Ncs的面积大，实际上对diode,Ncs的交流导通电阻减小并不是
, q7 w* f' P* M+ i很明显，由于ｂｕｓ太长了，上面的IR drop太大，比如ead zap 2000v，有大概1.3 amps的电流，如果ｂｕｓ电流从１欧姆变到２欧姆，那压降就增加1.3v，而单从增大io的面积
7 D4 i6 q) E5 F3 V+ R  z2 O8 C, f  n来平衡ｂｕｓ电阻的增大是很难的（再说成本上也不允许我们降ｉｏ的面积做的很大），势必会对core device形成危险！

linger809

回復 1# scy8080


2 u) ^3 [  M" \* i% u* o   
　以ＴＳＭＣ作为参考，90纳米以下要满足bus电阻小于１欧姆，90纳米以上要满足bus电阻小于３欧姆；如果不满足该设计规则，esd zap的时候
% x; c$ T, S2 P3 D( H& X* y& x很可能打坏core里的device。
　

GY200333

看到許多前輩的經驗談......讓我增進許多經驗喔~~~感恩

semico_ljj

补充：1 Ohm可能难一点，3 Ohm比较实际，特别是较大的Chip！

samgu

若擔心 POWER ring resister，有另一個想法就是在這條路徑上多塞一些VCC to GND CLAMP

semico_ljj

是为了增大Drain 到Gate的space，也就是增大Drain到Gate的Resistor，防止突然的大电流烧毁Gate！

scy8080

还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，这个作用是什么哪

scy8080

最好不要超過 1 ohm，谢谢
8 ?. \1 G: `* n; l7 j超过1ohm, I/O元件大些，这个尺寸大小怎么来把握哪

3 a4 b9 y, Y# ~$ B6 g$ {5 s[ 本帖最後由 scy8080 於 2008-10-31 12:05 AM 編輯 ]

cthsu1

最好不要超過 1 ohm
如果會超過
那麼 I/O 這邊的元件要畫大些

qpau

我也想知道這方面知識啊!!!!
有沒有人可以幫忙回答的呢????