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我對這問題的理解如下:: |5 c3 v# @- N1 ^2 s% d
; T9 o# d$ @" S& O3 S! w1 G1.
! v0 J) b+ F5 ^CMOS製程 我們做出來的電路 如果正常工作 電流應該是會在 substrate 基底的表面流動.....2 g8 V# c' I7 A5 ^, L! h0 q5 W
比方一個 反相器 如果正常工作時 不是PMOS開 NMOS關 就是NMOS開 PMOS關0 T, r. i- ~, K) x# n
如果哪天 NMOS PMOS 都開, 那這個反相器 就無法正常工作了 (已經沒有反相的效果)
1 l5 O. Q, h y7 _輸出 OUT 那一點 PMOS NMOS的電流在 Fighting. 此時 電流正是從 VDD流到 VSS去...' N8 ]# ^, J/ H. V% S
1 f7 S1 T" g0 b2. 我原本預期電流只會在基底的表面流動.
1 o5 f& D6 @4 C 但只要LATCH-UP現象一發生 電流卻會在 基底 底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
) \6 m9 _- {' o/ k1 M" n$ }* N9 f (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
! |4 O# _* d# r% | 其他就麻煩您自己看教科書 SCR電路 等效於 CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應 只要發生 Chip就會死得不明不白...
' J1 Y* F! Y1 c- Y b4 J c 教科書上通常會寫 降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應, # `+ T: l( k: |# O) _
Layout上常見的作法就是每隔一段距離就要打 contact上去- U: L1 d H& |9 T$ J* w
主旨就是在降低 Rwell電阻.
# A' ~3 V A5 u1 v( V! k1 d 不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.
! w4 _* e( Z# `. a+ e& N( [& p. l$ ?' l) b7 y2 Y+ W% S" G* R4 r
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.9 ]4 A$ K5 g4 y3 A' j) a
$ L' W# l8 ^( ~2 _) u$ P[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ] |
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狗仔卡
發表於 2008-3-20 08:28:29
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