LATCH-UP最容易发生在模拟版图的哪个位置

minxia.lee · 發表於 2008-3-21 13:22:00

在一个模拟电路的版图中，哪些地方最容易发生LATCH-UP？
是不是只会在PMOS NMOS之间的区域发生？
那么我是否主要针对这些地方进行保护？
大大们都来讨论讨论~~

Nancy_Yeh · 發表於 2008-3-21 16:32:09

大部分出現在ESD&IO
在電路裡面只要PMOS和NMOS都會有LATCH-UP
PMOS要圍NIMP Ring
NMOS要圍PIMP Ring
即可解決

daviv5 · 發表於 2008-3-27 15:24:12

簡單說有比較大的電流，流過，pmos &nmos 沒有拉開合適的距，或者是sub r 沒降低就有可能觸發

simon · 發表於 2008-3-27 18:36:24

Substrate resistance 不易改變 , 若改變則元件特性可能因此而不同 .
若是將 pick-up 做好 , 降低 substrate current 則可降低 latch-up issue .

minxia.lee · 發表於 2008-4-1 08:33:28

谢谢楼上各位朋友的指教~~和帮助~~~~

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