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[問題求助] 關於Design Vision的問題

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發表於 2008-3-27 21:14:20 | 顯示全部樓層 |閱讀模式
用工作站跑verilog的時候" `6 g5 \0 [8 L$ p! n" F3 F* ?" _, P2 k
在DV的階段  出現了一個警告7 Y) ^; V: K" a& J: s

2 |0 j- I% w" A1 h3 @Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)( U4 s: \( K; }2 z: p5 A( k
" p( _$ ~- k9 z* J1 z' G
這是代表我的code哪裡有問題呢
發表於 2008-4-2 11:23:23 | 顯示全部樓層
看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
* H/ _0 \6 c  b. n6 U  b若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係
 樓主| 發表於 2008-4-9 19:56:37 | 顯示全部樓層
原來是floating的問題
6 P  O8 I0 J' Q  H0 N了解了
$ q3 L; z8 g; k8 Q3 H! j感謝你的解答
$ e; V9 Y+ F; ^( A: g: E* \( N* c3 b-----------------------------------------------------1 i- A/ r3 @2 t# t
另外還有一個問題   也是在DV階段跑出來的warning 如下:( `7 k7 p* L, o& k
7 ^( [; U8 F: m$ A0 Z
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
7 |4 n$ `7 B2 l9 o" o& n3 F+ |Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
  K6 z/ X- F! ^" b+ f: h$ MInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
' {$ s0 _- L# a: Q6 w" GWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'4 b4 T  i- z0 }" S/ k) ^/ L5 m# M
         to break a timing loop. (OPT-314)5 S* K3 t- g( r4 H. c
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'0 a4 u; g9 w# ~1 ^# \& Q6 F8 ?
         to break a timing loop. (OPT-314)
; A1 Z7 P2 p7 i+ ]$ ~( w
! }: }! g  A0 x% e6 B要怎麼判斷這些warning是必須要解決的
8 n! Z7 o& s* d- P& P  }) K因為我還可以把波型合成出來
5 L8 [0 q/ c6 {: C可是我怕最後layout部份會有問題, v7 |, {- h5 [$ Z" a

5 W$ }; s8 ]0 Z[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]
發表於 2008-4-9 21:51:15 | 顯示全部樓層
看合成後的 netlist 是否產生 combinational loop 吧!
8 {0 d( }/ X9 |) X如果確定合成沒錯, 即可忽略此訊息~
 樓主| 發表於 2008-4-10 16:03:35 | 顯示全部樓層

回復 4# 的帖子

要怎麼看阿 ~~# s, D6 y3 q9 w" ]  P
怎麼確定合成沒錯9 h2 S1 {" g1 S3 W; ?3 ~) @
還有combinational loop 這是要確定什麼
 樓主| 發表於 2008-4-11 16:38:14 | 顯示全部樓層
各位大大   可以幫我看一下這行verilog的問題出在哪嗎 ! g( u. ~9 P- p" c7 O6 {7 \
我應該要怎麼修改才好
  _# S+ x1 f; A9 L/ O5 E, R. n& w0 U3 R. v, n: r8 G
assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};) H9 v: J7 b0 N. V: ?

& o/ B  b" U9 _* Z8 e* o因為是用工作站轉出netlist 然後再合成波形2 }, m" H- v4 [5 M2 |4 g0 S
會出現幾個warning
發表於 2008-4-14 11:27:56 | 顯示全部樓層
我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.
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