關於Design Vision的問題

小人發

用工作站跑verilog的時候
" Z! Y, c$ R5 R6 P3 G在DV的階段  出現了一個警告
$ `$ O$ E) D& a5 f$ ^& @
6 r& C  U5 [0 M9 b( L# QWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
; O! h8 Y- h/ ^+ }; V7 |9 K" E了解了
感謝你的解答
9 {( Q" C1 N0 p, w. R, N4 }-----------------------------------------------------
另外還有一個問題   也是在DV階段跑出來的warning 如下:

$ ^& V6 ?4 o9 S2 Y+ Tdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
5 e4 `+ [* m# VInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
- k; c2 G% a1 z- y, W/ Q, zWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)

  |" a9 x. k" K' l* e5 F+ Y& |+ B要怎麼判斷這些warning是必須要解決的
  z- s( t5 Z- j因為我還可以把波型合成出來
8 [( n0 b" x3 w* W9 B- M6 C可是我怕最後layout部份會有問題
; R; k  q" g+ O* b4 T
( ]$ |3 j) X- Z) D( C[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
( o8 `! ^* ~8 ]+ ~' X: m如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
2 l9 j3 z( ?# u9 ]5 V* X. i怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好

5 n( k# m/ P" |9 b, tassign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
& h% Y0 R. @( v) e8 h2 j4 ]0 f: k
因為是用工作站轉出netlist 然後再合成波形
5 O' R1 s( N: b1 O會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.