關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告
$ l" {* V- g2 p
Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
5 U+ w. W! y" o% E' Q4 W1 o若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
8 V1 Z! w' ?1 O0 }; F了解了
1 e1 V# `) O2 [* Z9 o感謝你的解答
-----------------------------------------------------
6 {" H  _; m% l( W$ J5 {' _( I另外還有一個問題   也是在DV階段跑出來的warning 如下:
, W" L5 t0 r! o! Q. g1 b
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
6 o( _7 J5 M# |, U' M$ QInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
0 I* I/ p7 E4 [- c8 qWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
5 B( h. w6 k9 [! I  q/ A( wWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)

; y3 H: w1 p# q要怎麼判斷這些warning是必須要解決的
  ]5 {$ O& Y8 s  W; q因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
! d7 C& q$ T) K5 E# q1 ]如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
+ B$ s5 m2 }6 s% K怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
7 g$ P6 q5 Y7 U8 X* I! M! q+ H我應該要怎麼修改才好
* P7 W: T# v2 s7 F8 f  j% o: P
6 A! M/ m) h! U' p  f5 a7 ]assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
/ @- U$ i) W5 D2 k3 H
, b& ^: Q/ c8 a/ |8 B! m! @因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.