關於Design Vision的問題

小人發

用工作站跑verilog的時候
. j0 G5 z0 d$ j' F! B& K6 q在DV的階段  出現了一個警告

Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
& ^  D6 J$ I" o- x
這是代表我的code哪裡有問題呢

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好

! ?4 D. V# K5 s* y  g6 c4 v6 l5 kassign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
0 O* H. r+ W6 G' U' V* m
因為是用工作站轉出netlist 然後再合成波形
: ?0 x: \4 E* R/ L會出現幾個warning

小人發

要怎麼看阿 ~~
怎麼確定合成沒錯
" `. C! {5 m% \  U9 l7 H5 ?3 {還有combinational loop 這是要確定什麼

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

原來是floating的問題
0 E) I" J7 Y5 ]3 ]: V了解了
感謝你的解答
-----------------------------------------------------
' y$ e5 O2 x+ Q# Q另外還有一個問題   也是在DV階段跑出來的warning 如下:

design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
5 j" q" j: O0 KInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
) B- u( C2 t8 [" H0 e5 gWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
2 j# v+ X5 z) w- v" t         to break a timing loop. (OPT-314)

! w- [& K8 L8 j5 l要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題
* S& ?$ m2 c( S' R
8 C3 [  f0 G2 R, j  Q8 S" [' e  ^[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
# R! q1 K  L! S. T* |  f若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係