關於Design Vision的問題

小人發

用工作站跑verilog的時候
8 z' T; D( T( y* u0 y% O% c在DV的階段  出現了一個警告

Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
+ `9 K+ H( }5 G
2 T! }$ X5 E" {這是代表我的code哪裡有問題呢

小人發

原來是floating的問題
. i" q3 y. a+ a0 O) |了解了
- x) N9 b& ~% J/ a+ e; ?- o; Q感謝你的解答
$ U, I# E+ h) _: p7 E" M3 U( d-----------------------------------------------------
5 H2 d' R# Y$ H, S7 E% f另外還有一個問題   也是在DV階段跑出來的warning 如下:
' B7 v: u) V$ z! Q) Z$ J9 q" c
* {6 [1 K7 r% K( C0 H  i+ _# ndesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
( Z6 F, x2 `9 a# Z+ k- d9 }Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
, Y; I4 s% k1 J% B, mInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
# v5 v" X9 M- m$ V  b; {( M: a# U, dWarning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
4 |5 P$ ?- @! z6 L/ k         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
3 e5 n  ?6 X- S# [& u# a         to break a timing loop. (OPT-314)
8 T- Z6 v: S# K6 x7 T* o& t7 U/ A
" |3 c2 e. n1 H+ M6 Q1 Y要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
# @  C! x$ B+ I可是我怕最後layout部份會有問題
) B& P( _6 a, s6 s1 N, V1 a+ Z# t) F' y
[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

小人發

要怎麼看阿 ~~
* S& e1 `7 h1 k) o1 l9 J( A- Q% P怎麼確定合成沒錯
; O( R0 R& [6 b還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
6 a% J  l2 f4 V: }- F4 b我應該要怎麼修改才好
0 O, f/ j3 {* ]: B
% {5 ~& n7 i0 V" }* gassign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

& [, i4 A; n. T* u. j$ E. _因為是用工作站轉出netlist 然後再合成波形
+ x: k7 T, q& k; O會出現幾個warning