設為首頁收藏本站
開啟輔助訪問 切換到窄版

Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步，快速開始

Login

用FB帳號登入

搜索
1 2 3 4
Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › LAYOUT JDV 注意事項
返回列表 發新帖
查看: 20849|回復: 7
打印 上一主題 下一主題

LAYOUT JDV 注意事項

  [複製鏈接]
1#
發表於 2008-4-3 14:55:44 | 顯示全部樓層
我的看法是耗費大量時間檢查是必須的,因為辛苦這麼久,花費個幾個小時到半天做JDV,如果能檢查出一個錯誤,那就值得了 .& q9 \4 K1 h8 s' s; f7 ^$ u2 n
我曾經就在JDV步驟發現錯誤,而停止TAPEOUT動作 ,我那時只想,真是好險~~~~~
2 d5 I- ~- `6 v* V9 L( P7 k' b$ MMASK的布林跟MASK之間有沒有偏移這是一定要看的.我還會看有沒有SEALRING及切割道上有沒有異常,每一層LAYER一個一個打開看看整個晶片有無異常,畢竟作光罩要好多錢~~~~謹慎一點是必須的.
回復 支持 反對

使用道具 舉報

返回列表 發新帖
高級模式
B Color Image Link Quote Code Smilies
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-19 04:51 PM , Processed in 0.102513 second(s), 15 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表