Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
樓主: st80069
打印 上一主題 下一主題

[問題求助] 請教有關調folding_cascode 放大器的訣竅

  [複製鏈接]
101#
發表於 2009-5-7 19:00:21 | 只看該作者

回復 7# 的帖子

對於opa的設計架構感覺遇到了頻頸,
' r: }2 s6 Q# t8 F希望大大分享的這篇可以爲我解答疑惑
102#
發表於 2009-5-7 19:22:59 | 只看該作者

回復 79# 的帖子

當input pair size 加大時有時候模擬上會見到 input pair的MOS變成CUTOFF
' \2 w7 ~( X; f) P3 ^: r0 O1 G- l+ h3 I# ]9 J8 m- m7 Q這時可以將substrate改接至SOURCE端減少BODY EFFECT.+ ?& }. W3
0 f8 }- s& G8 _% A8 Y: [, `0 M0 A) d
--------------------------------------------------------------% w% W0 n9 u4 @) O3 v5 [6 [! t
小弟有一個疑問,我們都知道製程越小各種效應的影響也隨之越來越大
. Q* v' A4 F6 K3 b" X, S0 u. c3 a如同樓上那位大大所說,為了要減小BODY EFFECT的影響我們可以將substrate改接至SOURCE端,3 ]1 q8 t( L; K- y- ]5 ]5 ]: M
可是以LAYOUT的方面來看,ㄧ般來說我們以guard ring 接至電源端然後圍繞電路一圈以求電路受雜訊影響減小。9 a7 C& {0 `9 }, X" z
- j) u+ \# y  f1 K" f
那麼當我們把bulk端接到source端之後,我們要以哪一種方法取代guard ring?. ^- N: i( V: P" e+ k0 T! ?7 S; R
還有就是任何一種電路架構的改變有好有壞,那麼我們把substrate接至SOURCE端又有什麼樣的壞處?! n3 l3 @1 t$ r4 T3 u

0 z: q# X; |. z小弟實力不夠,希望各位板大爲我解惑。! A* c' ]( u' j6 m* h
私心希望能提供相關PAPER或是資訊給我。8 N2 }2 c- K7 `/ j- G
跪求感謝...)
103#
發表於 2009-5-8 17:01:47 | 只看該作者
看大家的讨论,颇有受益!
+ v, U* e  @- D对学习设计的人来说,很有用* f4 w8 P7 n  z7 g4 ]% P
谢谢大家!学习中
104#
發表於 2009-5-12 13:32:53 | 只看該作者
substrate接至SOURCE之後,guard ring要單獨圍起來,避免其他substrate的影響
  }. d$ ]0 @4 I0 Z# X0 C. K, g0 F, D這種做法缺點是單顆MOS的面積變大了,在寸土寸金的chip中,很難容忍每顆MOS都這樣做
105#
發表於 2009-5-13 11:10:35 | 只看該作者
謝謝大家的討論和分享,學習了。下載paper來看看。。
' ?8 K% e0 X+ k  Z0 [0 `) v% z" B# x* b看來65nm的到60dB還是挺有難度。
106#
發表於 2009-5-15 10:01:00 | 只看該作者

关于管子状态

老兄能把管子的状态都发上来看看么?因为各个管子的状态都看不太清楚,所以不好妄下结论了
107#
發表於 2009-5-20 01:59:33 | 只看該作者
你可以再加一級P load
8 i; {$ |! s( Y! S' P0 qgain 就會再上去一點1 z# z& _7 B! L3 o" G4 A
這個架構大概可以到70dB左右# o1 q% d9 q3 h# L" o# I
可以翻razavi Op那章~
+ m2 V3 A* P, f0 J7 E2 A" D, X裡面有完整的電路
/ ~( Z0 e1 `7 H4 h. c, T感謝大大們的分享~~~~~~~~~~~~~~`
108#
發表於 2009-6-2 22:14:26 | 只看該作者

回復 7# 的帖子

新手 第一次来看这样的论坛,以前都是自己看书的 ,来学习一下 呵呵
109#
發表於 2009-6-5 11:23:21 | 只看該作者

回復 7# 的帖子

最近在工作上遇到需要設計OP的場合,才發現OP雖小,但是所需要考慮的地方還真不少。3 h4 p$ K- i! Y" x$ E
感謝大大的無私分享,讓大家的設計技巧更上一層!!!
110#
發表於 2009-6-5 13:55:48 | 只看該作者
大部份都是在設定上會出問題,之前我也有自己調看看,但是都不理想,先看看大大分部之paper看看好了...
3 x8 H# {7 y8 O多謝大大分享~~~
111#
發表於 2009-6-7 22:21:52 | 只看該作者
有資料可以參考嗎?+ C- V5 ~( x1 R/ d# {1 I1 r/ Z" J
感謝大大們的分享~~~~~~
7 s( s8 a3 b/ Y  ]6 t# r" ^6 T4 _9 z
112#
發表於 2009-6-11 15:13:22 | 只看該作者

請教有關調folding_cascode 放大器的訣竅

請教有關調folding_cascode 放大器的訣竅請教有關調folding_cascode 放大器的訣竅

評分

參與人數 1Chipcoin -2 收起 理由
frank822 -2 no response,no comment

查看全部評分

113#
發表於 2009-7-21 10:17:51 | 只看該作者
最近也在研究OP怎麼設計, 不過還沒什麼概念, bias也不知道怎麼設, 希望看了前輩的paper對我有幫助, 謝謝!
114#
發表於 2009-7-21 11:12:49 | 只看該作者

回復 1# 的帖子

为什么看不到图,单看文字看着好累!
, x/ o- F  D7 l
8 x5 D* n. G! Y9 K+ u- ]( ^[ 本帖最後由 semico_ljj 於 2009-7-21 11:28 AM 編輯 ]
115#
發表於 2009-7-24 14:51:17 | 只看該作者
thank you for sharing this material
116#
發表於 2009-7-26 14:47:29 | 只看該作者
各位大大~我的OP是two-stage的架構~而我去量測low voltage bandgap的PSRR出來的頻寬很低。
6 i7 T+ M  W: @' v+ h我想請問一下PSRR跟OP的GAIN是最主要的影響嗎?還有什麼也是影響的因素呢?
3 W- `% q3 O& l- [/ F來去看看大大給的PAPR...謝謝囉!
117#
發表於 2009-7-26 21:58:08 | 只看該作者
1. 看大家蠻踴躍在討論, 確實已發揮'社群'之功用.+ G. z4 R. x; ?* v0 Z
2. 我同意, analog ic design indeed needs some experience.
118#
發表於 2009-8-23 21:48:29 | 只看該作者
多看看PAPER是有益無害的  f0 S; }4 |. E" u9 [* a$ \
尤其在做analog這一塊
119#
發表於 2009-8-27 01:00:23 | 只看該作者

請教有關調folding_cascode 放大器的訣竅

小弟目前正在練習設計folded cascode opa
$ a1 ~  I" C; R2 V* Y8 f這個討論串令我受益良多呀
120#
發表於 2009-8-27 19:22:47 | 只看該作者
fold-cascode的opa真的不容易設計的好
  @4 ~  Z! l9 F. o來這裡跟各位前輩學習如何設計7 v8 [1 S% ^0 e5 R3 T- o8 a4 r
謝謝大家的指教
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-8 08:57 PM , Processed in 0.118007 second(s), 17 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表