run lvs時的嚴重大問題~狂急~

averyer

各位前輩~

/ Q7 G3 ?( t! ?1 H. _3 ~我的layout到後面再跑lvs時竟突然發現~

5 L$ e5 ^2 O* `6 fnetlist的mos size改變後,但layout上不變,lvs竟然也會過~

& Z/ J: t- w7 ?& T8 G! h這是什問題阿~我有畫一個簡單的inv也一樣相同結果~
2 I6 c3 N% Z: E: d" b' \
是command file要改嗎?還是calibre需要設定什麼?

! j6 I6 J4 `/ E7 U% J( F+ B我完了~

) D, r) ?& F& u- r# m請各位前輩幫忙一下~拜託了~

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~
; e/ l' q6 F+ X
9 R  u6 A& T7 C  A3 q5 N' a我看command file裡~沒看到有描述check尺寸的部分~
. H, D! _  ~, w' P
2 z$ @/ k4 H6 n! V) k' @, C6 y能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~
1 X+ M7 `" D9 n* t) J
* Y+ [5 K' O- l/ A: J6 K' b: c- P非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
( B) q% D1 L! c7 n' k8 u, rTRACE PROPERTY MN(N) W W 0
再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
4 N6 K+ p6 D+ }5 Y, Y% b' vTRACE PROPERTY MN(N) W W 1 ------將1改成0
TRACE PROPERTY MP(P) L L 1 --------將1改成0
TRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~

還是一樣~

: ^; ]6 [4 W; g% q! q+ i我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~

- J( X* }$ U  g; w! ZSOURCE PRIMARY   "chip"
SOURCE PATH      "./test_chip.net"
SOURCE SYSTEM    SPICE

3 R- r2 W; J3 {- BLAYOUT PATH      "../chip.db"
. P( e5 |# L  TLAYOUT PRIMARY   "chip"
! ~: D4 S# B4 i& T# N9 w' MLAYOUT SYSTEM    GDSII
) V1 q1 Q! b+ K
1 }8 C8 n% m! e# F5 }  V6 I# bLVS REPORT   "lvs.rep"
4 d# z9 u/ c  Y. \. @: T$ @LVS ABORT ON SOFTCHK YES
LVS REPORT OPTION S

//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
LVS WRITE LAYOUT NETLIST netlist.spi

PEX INCLUDE LUMPED L1 N_C R1
- g" t2 Z$ N6 o) ]  a! Q# Q4 iPEX REPORT LUMPED NONE
  x3 ~6 m5 h- BPEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
1 `: z' K4 b) [! f9 u7 V+ U
PEX INCLUDE DISTRIBUTED L1 N_C R1
7 H+ {! `2 ^* {" ?5 N2 MPEX REPORT DISTRIBUTED NONE
PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
PEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE
5 d$ t" x  O1 B8 ^- V( l
1 q% B- R3 ~3 `# f: Q9 m/ kMASK SVDB DIRECTORY svdb query   
! J" g3 K2 f# a+ k
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
* b" s$ k8 L* R. ~$ h4 x SOURCE CASE YES
( ?, k9 U7 q5 ]8 K, H. v LAYOUT CASE YES
LVS COMPARE CASE YES
LVS GLOBALS ARE PORTS YES
3 B& o/ _8 f5 t* I, f' i LVS SPICE PREFER PINS YES
3 K& T2 f1 _" ]; V- A8 L3 z LVS PROPERTY RESOLUTION  MAXIMUM ALL

, k# d/ u4 g3 B) K- SERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
) c2 ^. ^: A) aERC MAXIMUM VERTEX   199
$ y" e) ~. n" w& w8 l9 A2 pERC CHECK TEXT       COMMENTS RFI

LVS POWER  NAME "VDD" "VCC" "EXVDD"
LVS GROUND NAME "VSS"  "GND"
VIRTUAL CONNECT COLON YES

, [4 n1 ]& k5 f7 F1 \: h6 ^) g$ ?
1 ?6 z' h& j6 a5 p0 }LVS ALL CAPACITOR PINS SWAPPABLE   YES
LVS IGNORE PORTS                   YES
LVS CHECK PORT NAMES                   YES
' W0 J: i& H* ^8 ~LVS ISOLATE SHORTS                 YES
; d  g9 Z  a. S# M( @. y8 A, Q8 A* B
) N: x/ H' z; m) U8 A, ]LVS REDUCE SERIES MOS              YES
0 @2 [9 L0 m) T6 p, C7 l, W! ^! lLVS REDUCE PARALLEL MOS            YES
LVS REDUCE SEMI SERIES MOS         NO
2 {5 o' D9 t  ?LVS REDUCE SPLIT GATES             YES
LVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
LVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
2 y+ _) {6 F" QLVS REDUCE SERIES RESISTORS        YES
LVS REDUCE PARALLEL RESISTORS      YES
* A+ t% Z1 S% j% u( u3 ^* P# XLVS REDUCE PARALLEL DIODES         YES

$ g& G5 Y' F  \' P! z7 Q+ ^LVS RECOGNIZE GATES                ALL // ALL or SIMPLE
# ^! L6 n1 o$ K: u% s  HLVS ABORT ON SUPPLY ERROR          NO               

+ M2 \- U7 h% D//LVS FILTER D(DN) OPEN            
//LVS FILTER D(DP) OPEN
% F- `  @2 }% |9 m& {3 A
8 B  W# D# T' gLVS FILTER UNUSED MOS              YES
; `" N6 e, X' H, dLVS FILTER UNUSED BIPOLAR          YES
' i6 |/ R0 F# e+ P7 R' _. TLVS FILTER UNUSED CAPACITORS       YES
0 w0 F# `: O9 B, U9 [8 G" NLVS FILTER UNUSED DIODES           YES
  F6 }, _; b2 e4 u! C8 bLVS FILTER UNUSED RESISTORS        YES
LVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG
7 g" J2 c9 r3 q+ }/ J/ K
  ~0 }  q3 ^; V+ s  [  R8 ~; LLVS EXPAND UNBALANCED CELLS        YES

PRECISION                          1000
RESOLUTION                         1

UNIT LENGTH                        U
UNIT CAPACITANCE                   F //FF
) u% S% K! i4 Z* Y' JUNIT RESISTANCE                    OHM
! P8 c) V& H9 `6 r+ i2 A+ G% l
- G$ b6 I2 _$ A; X% N9 |* BFLAG NONSIMPLE                     YES
FLAG ACUTE                         YES
FLAG OFFGRID                       YES
) a' ?" O$ y$ g" {* g. t( jFLAG SKEW                          YES
* K, W" h+ g# U! ~6 v
! ^7 ^5 n: W, L. ?/ Q8 I6 T% q% fDEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
2 e& d# a8 x6 g; S' sTRACE PROPERTY MN(N) W W 0
# x% ]( t" |! J& O8 c: Q+ ]TRACE PROPERTY MN(N) L L 0

DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
+ ?! ~# c3 i) C  B. jTRACE PROPERTY MP(P) W W 0
TRACE PROPERTY MP(P) L L 0
0 }* Y# u% ~) K; Y7 A
請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
: g  @, v3 X& T- V) g8 \( u這是我的懷疑啦~~
再仔細檢查一遍你的netlist path & file name。
因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
) ]- x1 F6 Y. g+ S$ wLVS FILTER UNUSED OPTION 不能隨便亂開option,
這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
1 |: w2 Y+ A) u( _( S結果是netlist 沒update
) }  r9 o' i/ Q; A, ]刪除舊的netlist 重新產生新的netlist file
並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
並檢查path指向是否正確
4 T+ o6 _2 ]# ~+ o' [合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
7 q) `* n8 A3 V2 C1.資料沒updata
* @  y5 ?& a; ]" Z% x- ^3 P) m: T2.你ㄉcommand file  是沒比對size ㄉ
3.改變後ㄉ差異在容許範圍內
例如 W  W  3
) ^2 H' q, }- n# I" C9 V3 b2 ?    L  L  3
& V  [# n- L4 O3 }* a
表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
! r% G# O3 Y7 H7 k' fEXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
0 S4 M* N4 `) ~有可能 你ㄉ改變 在這幾ㄍCELL 中
  H5 d- A/ E# x" U, o這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ