Level Shifter for clock signal 的問題

shaq

請問各位，什麼樣的架構適用於低振幅 Clock signal 轉成 VDD 準位的 Clock signal？
2 p* \& g$ |$ B8 H' B* e, U+ d. [如下圖所示...
# o! g8 g; B4 u# @8 W

其中，VDD 為 2.5v ~ 5.5v
Clock signal 的指幅則固定為 1v
# |3 F# }; B) w  q5 _" |" U
我試過傳統型的 Level Shifter（上面一對 PMOS 所組成的 Cross-couple pair, 下面一對 NMOS 組成的 differential pair input)
' Y: |# r) n* P* i$ n3 m% L但無法順利的 Shift 到 2.5v，我想是因為架構的關係   最小輸入的 Level 準位大約為 0.5*VDD 才能正確的 Shift 到 VDD.
! [( W* x" z9 u3 I: z6 u) X8 y
1 r" m5 A9 e9 K, K. U希望板上能給我一些意見，謝謝各位。

gimayon

調整 P N 比例~~
調整 P N 比例~~
1 K$ C$ X1 I1 o+ H3 ?6 R. w/ i調整 P N 比例~~

shaq

多謝  gimayon 兄 ，我會試看看的   

monkeybad

因為NMOS gate 只有1V 就要產生足夠的拉力
所以就是把N比例調大 P比例調小再試看看吧

yutian

之前我也做過level shift circuit，如果想要實現你說的哦功能，要使NMOS比PMOS大點，才能有很快的速度來上去clock signal。這主要取決于你的spec，比如0-VDD signal rising and falling time。