VHDL程式計數器懇請高手幫助！

tommywgt · 發表於 2008-7-14 20:44:10

隨便寫一寫沒檢查語法
前面的部分請自己加入宣告
基本上這個code應該會動，如有小細節有問題自己改一下好了
另外這個code假設開關沒有彈跳且電路有額外提供一個clock source

constant dig_0 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_1 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_2 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_3 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_4 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_5 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_6 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_7 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_8 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
constant dig_9 : std_logic_vector(7 downto 0) :="xxxxxxxx"; --請自己定義共陰的信號
signal cnt : std_logic_vector(3 downto 0);
signal sw1D, sw1Q : std_logic;
signal sw2D, sw2Q : std_logic;
begin

process(rst, clk, sw1)
begin
if clk'event and clk='1' then
      if rst='1' then
         sw1D <= '0';
         sw1Q <= '0';
      else
         sw1D <= sw1;
         sw1Q <= not sw1D and sw1;
      end if;
end if;
end process;

process(rst, clk, sw2)
begin
if clk'event and clk='1' then
      if rst='1' then
         sw2D <= '0';
         sw2Q <= '0';
      else
         sw2D <= sw2;
         sw2Q <= not sw2D and sw2;
      end if;
end if;
end process;

process(rst, clk, sw1Q, sw2Q)
begin
if clk'event and clk='1' then
      if rst='1' then
         cnt <= "1001";          --initialize to 9 when reset
      else
         if sw1Q='1' then
            if cnt/="0000" then cnt <= cnt - '1';  --下數時下限為０
         elsif sw2Q='1' then
            if cnt /="1001" then cnt <= cnt + '1';  --上數時上限為９
         end if;
      end if;
end if;
end process;

led <= '1' when cnt="1001" else '0';
with cnt select led_dig <=
dig_0 when "0000",
dig_1 when "0001",
dig_2 when "0010",
dig_3 when "0011",
dig_4 when "0100",
dig_5 when "0101",
dig_6 when "0110",
dig_7 when "0111",
dig_8 when "1000",
dig_9 when others;

end behavior;

tommywgt · 發表於 2008-7-14 20:47:38

在我的電腦看那個
＜＝
會變成　
＆Ｉｔ；＝
也，好怪，有人看到不一樣的嗎？

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