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在晶片佈局(Layout)考量方面,類比(analog)部分與數位(digital)部分所考慮的方向不同,所以對於在佈局時,方法也有所不同;數位電路最主要考慮的是面積的考量,故通常都先製作單位元件,將VDD與GND的高度固定,每個單位元件都以此高度來佈局,不用考慮noise及match之問題,其最大原因為數位電路的noise margin約為 ,所以雜訊免疫能力很高,而元件之間的對稱問題,也不用考慮,
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但在類比電路佈局中,對於對稱MOS必須盡可能的match,使MOS可以同時受到雜訊的影響,讓雜訊變為共模訊號,則在OPA不會被放大,進而不影響訊號的正確性,如Amplifier中的input端。一般的方法是使用common centroid來達到目的,在MOS兩旁加dummy可以防止周邊元件對其他MOS的誤差所產生的影響。而在MOS的周圍加上一圈guard ring,可以盡量減少雜訊對於MOS的影響,以達到保護電路的效果。
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在Layout電路的元件擺放位置,需要讓MOS與MOS之間的間距為minimize,且MOS之間的連線路徑盡可能成為最短路徑,使得線路上的寄生電容與寄生電阻盡量減小,則產生的效應對電路的影響可降至最低。
' K2 Q4 Z' p# r: cPower lines的考量可以從多方面切入。例如在VDD與GND的連線路徑上,因為連線路徑必須承受電路整體的電流,使得我們必須加粗連線路徑,以提升路徑上可承受電流的程度,避免連線路徑因電流過大,導致大電流而燒斷連線,形成斷路。從另一方面考量,因為我們加粗Power lines,使得路徑上的寄生電容變大,當power line有雜訊時,可以透過此寄生電容達到減少雜訊對於電路的影響。
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其實講了那麼多,還是要多多練習如何編排MOS元件的擺放方式。還有就是設計電路方面自己也要懂一些,才知道為什麼電路要這樣子設計,這麼一來對於電路的了解也會更為精確、也可以考慮到更多的效應。 |
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