請問關於POWER MOS 的layout

sensing

如題, 請問各位LAYOUT達人, 在設計POWER MOS 的LAYOUT時
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4 h, X) e  U& ]# y7 x& L/ h7 \7 r有沒有比較省面積又可以降低RDS的做法呢?有參考資料可以提供

& a5 z3 O) r& V* l1 m/ A小弟研究一下嗎? thanks

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請問CM168899,

; _" P% `9 Q/ `共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

sensing

可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),
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因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式

8 @$ k( |% ]2 [/ R( V目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE的PLAN指的是METAL的拉線嗎?

+ s4 |3 @$ G' b: f煩請高手替小弟解惑, thanks

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恩, 小弟同意樓上小包兄的見解, 通常w/L並無法無限制加大, 雖然這是最有效降低RDS的ㄧ個方法
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其實, 所謂的"較低的RON"應該是在相同的LAYOUT面積下來比較才有意義, 也就是說在相同的面積下

* x4 C; x/ B8 j6 O; d創造出更大的W/L比值, 當然各家方式不一, 只是您所說的metal line plan真是會造成無法降低

3 {9 n& X; B& J/ L6 j# y& j  x' qRON的 bottle neck , 這點小弟是比較需要好好了解一下說, 通常metal 的走線應該也是儘量加大線寬
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$ x9 k: t6 U8 _' i3 v/ v* Y2 X還是有其它方式, 小弟願聞其詳