新書上市：《訊號完整性工程師指南》摒除訊號完整性問題

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■魏淑婷（友晶科技資深技術總監）■
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# M: b9 B* g) H0 b6 o; d( o- m3 y目前全球對於10Gbps速度以上的PCB設計，由於涉及許多高速電路分析理論，大都還是由歐美大廠主導設計，亞洲公司尚未有完整實力與歐美對手在此利基型市場競爭。友晶研發團隊運用SPICE等模擬工具，可解決高速訊號電路的訊號完整性問題。
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: N( e1 V0 }- }: U3 @8 s, `" b在高速40奈米以下的FPGA系統設計上，研發人員需要克服關鍵挑戰，運用包含SPICE在內的多種模擬工具，解決高速訊號電路面臨的訊號完整性問題。
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通過對具體問題進行分析，來優化零配件選擇和設計折衷，如層疊結構、介電材料、訊號線拓樸結構、線長、線寬和阻抗匹配元件等，並根據模擬結果對設計進行調整，以便在設計階段解決大多數的訊號完整性問題。

為達成10Gbps以上的接頭傳輸，基板層中的介電材料產生的傳輸損耗現象必需被考慮，因此我們透過SPICE模擬來驗證板材對損耗的影響。
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過孔損耗每個過孔獨特的特性，包括襯墊的大小和形狀、過孔長度（通孔或盲埋孔）、過孔中不作訊號傳輸的部分（Stub）、以及連接導線所在的層數等，都會影響損耗。

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降低過孔所造成的損耗包括:在內層不使用襯墊（pad），並使用較大的抵抗襯墊（Anti-pad），以降低寄生電容效應；傳輸線佈線在外層（top/bottom layer），否則使用盲埋孔或背面鑽孔（backdrill）減少不作訊號傳輸的部分（Stub），以降低訊號反射；增加GND return via以保持傳輸線過孔換層走線時，其迴流路徑能夠連續。
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SMT器件焊墊的損耗FPGA Multi-Gigabit 收發器設計中最常見的元件是DC blocking 電容、高速接頭和PCI Express邊緣連接器，當差分訊號走線進入以上元件的SMT焊墊時，由於SMT焊墊的銅箔寬度會較差分訊號走線寬度大，線寬的差異造成阻抗的不同，較窄的走線寬度，其阻抗值較高，而較寬的SMT焊墊其阻抗值較低。
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為使阻抗匹配，必須想其他辦法來提高經過SMT焊墊時的阻抗，使其與走線阻抗相同。影響阻抗的因素，除線寬外還有走線層與大銅面參考層的距離、介電層介電常數和走線層銅箔厚度。一旦PCB疊構決定後，只有改變走線層與大銅面參考層的距離。
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友晶科技研發團隊想辦法讓走線層參考到第二近的大銅面層，彷佛增加走線層與大銅面層的介電層厚度，而使得阻抗上升，因此可以在SMT焊墊下的第一層大銅面挖掉，來增加阻抗，最後達到與走線的阻抗相匹配。

以上多種PCB結構都能幫助實現高速串列數據傳輸，要正確實現，可透過模型的建立與模擬分析來掌控損耗對訊號完整性的影響。