IC設計中前端和後端的區別!?

chip123

IC設計中前端和後端的區別
0 K; M" N3 ^: N( p" E* ~http://www.edacn.net/html/69/78069_itemid_1024.html
2006-07-04 17:46:11
; s( n) T8 x% O+ t
) @: v. J1 e( \2 u- p   

  1，前端主要負責邏輯實現，通常是使用verilog/VHDL之類語言，進行行為級的描述。而後端，主要負責將前端的設計變成真正的schematic&layout，流片，量產。打個比喻來說，前端就像是做藍圖的，可以功能性，結構性的東西。而後端則是將藍圖變成真正的高樓。
6 i; A$ y7 ^1 D3 t; x4 F
" d, W5 R0 n/ V* S; f      2，前端設計主要是進行功能設計，代碼的編寫，要會使用硬體描述語言，也就是上面有提到的verilog/VHDL等，當然，也會要使用一些仿真軟體。後端設計需要的則會更加多一些了，包括綜合，到P＆R，以及最後的STA，這些工具�candence和synopsys都有一整套系統的。有關心的可以去他們的網站看看。
" f8 l/ a6 ~* `" N5 Z' y/ [. [
3 {$ D2 z" ?! |1 O2 b0 W6 B: N       3，其實前端和後端對於編程沒有特別的要求。前端的設計會需要使用硬體描述語言來寫代碼，但是，需要注意的是，這�指的是"描述"，而不像是C或者java之類的強調編程技巧啊什麼的。所以，這個選擇就看你自己了，而與編程沒有什麼特別的關係了。

ranica

高级芯片后端设计工程师
7 q* \& t% O. R) ^- V1 n  P( @* t公      司：A mobile chipset semiconductor company
工作地点：上海

职位描述
Job Description  
1、参与超大规模SOC芯片物理设计的全流程；
2、挑战实现业界速度最快、功耗最低的高性能SOC芯片；
9 c- g0 u/ ~0 b% t1 v
" ^3 a& A% y; K* B% K职位要求
& T/ R7 ?+ J7 D5 uQualification
6 G1 N# i# H; A1、本科3年以上相关工作经验（硕士2年以上相关工作经验），并有实际的tapeout经验；
8 d! I- m- b: M4 b2 n2、熟练掌握深亚微米后端物理设计流程；
+ x$ c$ f' E" E- M2 @3、熟练使用Synopsys, Cadence或Magma等数字芯片物理设计工具；                                                                                             
9 l& ], s6 a. y) Z7 G0 q4、熟练使用Calibre等物理验证工具；熟练使用PT等时序验证工具；

ranica

高级芯片后端设计工程师

/ d" U# i3 ^  f) R! F公      司：A mobile chipset semiconductor company
工作地点：上海
, ]7 E0 t' m: p! p$ z
1 _# M% W! m7 C" Z) E4 f* r0 m0 _) V职位描述
# [5 i1 s  M' LJob Description  
1、参与超大规模SOC芯片物理设计的全流程；
" k5 S1 f2 Q* o- P1 Y& R) x6 A2、挑战实现业界速度最快、功耗最低的高性能SOC芯片；

职位要求
2 b# i" |: Y% X2 V; ~6 mQualification
1、本科3年以上相关工作经验（硕士2年以上相关工作经验），并有实际的tapeout经验；
2、熟练掌握深亚微米后端物理设计流程；
6 Z& C& a( V# {# u% \* t. B3、熟练使用Synopsys, Cadence或Magma等数字芯片物理设计工具；                                                                                             
& D, @5 ?1 s' N8 J5 z/ f, o4、熟练使用Calibre等物理验证工具；熟练使用PT等时序验证工具；

mister_liu

资深数字IC后端工程师
( t; X& G6 D" J7 b
公      司：A famous IC company
' x* c/ ]/ @. X9 E- E, }7 p! _工作地点：上海

岗位职责：
' V' _5 h  Y+ m. g! a负责SOC芯片从netlist到tape-out的工作，并从实现的角度优化全芯片的面积和功耗。负责hierarchical design的block分割和任务分配。
  
& e5 P" f2 G/ b0 e$ C4 g岗位要求：
1) 3年以上工作经验，微电子或相关专业本科以上学历。
3 ?+ A$ Q3 u4 \8 x' B' Y8 m" i3 {: b2) 熟练使用一种主流P&R流程工具（Synopsys, Cadence, Mentor 或者Magma的相关P&R工具）。
3) 具备扎实的时序收敛与signoff的技能。
4) 熟练的脚本编写技能（Perl, Tcl 或者 Python）。
& j7 d" B7 b- F  J5) 具备65nm或以下工艺的实际tape-out经验。
. g  R0 v# w4 r- A) S# @* [" Y6) 熟练的英文口语/书写技能。
6 u/ `; b7 Q0 H! y7) 有作为team leader的经验，具备分配任务，评估风险，领导小团队的能力。

ranica

Staff Digital Design Engineer (Front-end)
6 y1 ?( J7 h+ V$ B
公      司：A famous IC company
工作地点：上海

Responsibilities  
Develop ARM-based MCU/SOC products  
2 G8 S# F3 o5 a* w: P7 T
Mandatory Skills  
- n. v7 s9 \7 q+ \  UVery good at Verilog/SystemVerilog coding and simulation  
Very good knowledge of MCU architecture and C programming  
1 R6 ~; H, k0 `2 q) ]9 gFamiliar with ASIC design flow, including related tool experience and skill, including Synthesis, Timing check, power analysis, Low power design, Design for Test
+ w8 K5 e# C1 R- V9 V$ E0 h7 }Skillful in Unix/Linux shellPython/Perl script programming  
Fluency in English and good in communication skill  
* x7 @) W- T6 V4 `1 M& V8 @
Preferred Skills  
9 [2 U8 T9 ]( k2 b( C# T* DARM-Cortex M series related experience and knowledge is highly preferred  
6 U7 c0 ~  b& z( SUnderstanding of low power design flow  
: c8 q6 F' T$ |" ~- QUnderstanding of mixed-signal simulation  
Understanding of embedded firmware and programming is a plus  
7 J$ X  v1 e! `+ i! _" _& AKnowledge of physical implementation  
& ^( N, {4 V1 @1 g( _; ~8 s
' u% F: v9 \3 t* k3 ^Education  
# P% @7 k0 I, yMaster Degree of EE or related  
' V4 j2 D! i& i% m: lExperience  
: O8 K: s  r! Y/ V8 E8+ years of design experience.  
At least two years of US or Europe-based Company experience.

ranica

Staff Digital Design Engineer (Mid-end)
4 {/ `; }/ k8 F9 j
% v# S  X( h) _" S$ X) k公      司：A famous IC company
# ~' v$ ^& P% p工作地点：上海

Responsibilities  
Develop ARM-based MCU/SOC products, emphasis on implementation work like Synthesis, DFT/ATPG, STA, Floorplanning, Power analysis and Low power design/check

" L$ Q3 I/ c- O5 Z% i# B0 W, }+ GMandatory Skills  
Expert in advanced digital design flow, including related tool experience and skill, such as Synthesis, STA, formal check, Low Power rule checks, DFT and ATPG
# x8 c. p4 p- [6 O& XVery Good knowledge of UPF and low power design flow  
Good knowledge of Physical implementation flow  
RTL design experience  
! ~- V0 c  Q3 j2 i) KSkillful in Unix/Linux shell/Perl/Python script programming  
Fluency in English and good in communication skill  
, a: |3 e- I: [. y4 }7 p+ I
Preferred Skills  
% u) e. d. i/ M" i7 R# r' _ARM-Cortex M series related experience and knowledge  
Understanding of mixed-signal simulation  
. u9 ?% y  F" J5 I. N' yPhysical implementation experiences, IR drop analysis  
+ s5 d; b: J( G. |1 h; N( k' tUnderstanding of embedded firmware and programming is a plus  

( S% V# m& |+ P1 D: Z; [  qEducation  
Master Degree of EE or related  
* z2 m0 e( n% W, M& |, a5 R0 `Experience  
1 f' w9 e( w. Q! q( _" a8+ years of design experience.  
0 p( s& G- C. v8 QAt least two years of US or Europe-based company experience.

sophiew

Staff Digital Design Engineer (Front-end)
公      司：A famous IC company
工作地点：上海
4 g$ M! G2 L& l" n+ X2 K: t  K2 r
7 E; _0 z7 j! a* C4 K9 aResponsibilities  
. I) v# S9 ~' \1 ODevelop ARM-based MCU/SOC products  
0 g9 B0 x' ^; z& v' {" A2 C+ u
& z/ p2 t% q  S* w3 N- s# n% M! DMandatory Skills  
Very good at Verilog/SystemVerilog coding and simulation  
' _# l' {: |5 oVery good knowledge of MCU architecture and C programming  
' D) V  l0 c* L2 D' OFamiliar with ASIC design flow, including related tool experience and skill, including Synthesis, Timing check, power analysis, Low power design, Design for Test
5 s" y/ _! [, V) H) Y; FSkillful in Unix/Linux shellPython/Perl script programming  
! \; u  }+ k, ^' BFluency in English and good in communication skill  

  N1 D3 K% X3 w* o1 T: WPreferred Skills  
ARM-Cortex M series related experience and knowledge is highly preferred  
Understanding of low power design flow  
% G2 q7 A  k/ C* z6 \. W; kUnderstanding of mixed-signal simulation  
Understanding of embedded firmware and programming is a plus  
: @1 ?7 _: N  V5 t9 Y; C. w, kKnowledge of physical implementation  

; S. g* r4 h- |Education  
Master Degree of EE or related  
& V$ w7 A' H/ W# b) yExperience  
3 P9 g+ Y( p- l! h4 N- c7 }8+ years of design experience.  
2 b- ]+ d2 {5 h" ~# t+ DAt least two years of US or Europe-based Company experience.

ranica

高级芯片后端设计工程师
公      司：A mobile chipset semiconductor company
( a4 o8 |, }6 M: t6 N% d- A6 a7 E- b工作地点：上海
/ y; M6 L& C: Z) P+ Z
' e) {4 c5 L+ zJob Description  
. l8 V! `: Q" E7 X# |$ S8 v1、参与超大规模SOC芯片物理设计的全流程；
0 C. k% {! f+ v2、挑战实现业界速度最快、功耗最低的高性能SOC芯片；
" I7 N0 y/ E  X! l
9 n! Z) f8 L& Y$ xQualification
# T& j2 F  ^! G8 n( v1 ^9 }! @1、本科3年以上相关工作经验（硕士2年以上相关工作经验），并有实际的tapeout经验；
2、熟练掌握深亚微米后端物理设计流程；
2 k- B1 }% j  r6 W2 @3、熟练使用Synopsys, Cadence或Magma等数字芯片物理设计工具；                                                                                             
4、熟练使用Calibre等物理验证工具；熟练使用PT等时序验证工具；

ranica

DIP Application Engineer
5 K& q9 {. E7 x0 v+ m" o公      司：One world top EDA company
工作地点：上海

Responsibilities:
1) Providing direct technical support to customers in presale stage to persuade customers to adopt Cadence Design IP solutions for their applications
2) Interface with customer architects and Design IP business unit to enable evaluation of application specific IP performance and features per customer’s SOC requirements.
2) Working with the sales team to manage the IP activities in the region to achieve a high customer satisfaction rate and for building strong customer relationships
3) Providing customer feedback on new/existing requirements for Design IP usage from customers to the IP business unit.
4) Providing direct technical customer support and assistance to enable customers to successfully integrate/use Design IP in their SOC.
5) Writing application notes in situation to facilitate customer usage of the IP
7 _- z9 r6 U. z2 }% G  g7 G
& x; |; c$ ~2 q5 ~7 oPosition Requirements :
* Q. _( n' j5 ^( |, q8 c- Y1 L1)  Experience in digital/analog design and implementation of controllers/phy
2)  Knowledge of serdes and backend implementation is a plus
3)  Experience with SOC architecture include on-chip fabric (AMBA/Sonics OCP/Arteris NOC), external interconnect protocols (e.g PCIe/Ethernet) and DRAM memory protocols (DDRn, LPDDRn), DRAM PHYs, .NAND Flash (Async, ONFI, Toggle NAND), eMMC/SD, MIPI
4)  Knowing serdes/analog IP is a plus
5)  Exposure to IP-based SOC design flow and real tape-out experience.
6)  Good written and verbal communication skills and problem solving skills are required.
$ d4 c) |' g# K; E6 V1 l7)  Ability to conduct technical meetings, presentations, seminars and training to customers and to the sales team
8)  Travel within AP region may be required.
5 ]% Y/ \$ v5 n! N' E9)  Good understanding of the semiconductor IP marketplace and ecosystem is a plus.

ranica

高级芯片后端设计工程师
1 M) `- }1 r; P' X( W) K+ g# X4 Q% w; C公      司：A mobile chipset semiconductor company
工作地点：上海
. R. S# O: J; |; ~- w
5 S- P! O5 a( s* C职位描述
$ V- u4 _  J4 G: l/ q
1、参与超大规模SOC芯片物理设计的全流程；
+ u' b# b% N; b& j0 ^. k2、挑战实现业界速度最快、功耗最低的高性能SOC芯片；

职位要求

4 o2 ^' i# p7 p% ]: \7 P: m1、本科3年以上相关工作经验（硕士2年以上相关工作经验），并有实际的tapeout经验；
$ l' Q) F0 c8 t) E) l2、熟练掌握深亚微米后端物理设计流程；
+ T2 W+ h3 S( I9 U4 v5 g3、熟练使用Synopsys, Cadence或Magma等数字芯片物理设计工具；                                                                                             
4、熟练使用Calibre等物理验证工具；熟练使用PT等时序验证工具；

ranica

IC数字前端设计工程师（系统设计）
( e1 Q4 U9 b- s! F公      司：a fabless semiconductor company
8 {- M# e% n" b8 q% J" ~6 _工作地点：北京

2 V; @* y( @6 B( G工作职责：
SoC系统设计，IP集成与验证
0 Z( H4 r" V' ~' s" S职位要求
职位需求：
4 r" H5 r& {" v8 x. c* F/ `熟悉SoC体系结构，熟悉AMBA系列总线协议
, G3 v2 ?7 b" I: h: {# R熟悉SoC系统环境验证
' a) ^# x& r. p" Z$ H" `3 N熟悉标准外设接口协议（I2C,SPI,UART,SDIO）
有ARM CPU使用经验者优先
$ v/ j% z' n* a6 s熟悉USB/DDR/FLASH接口者优先
1 j' E+ J% G& g* }! {熟悉音视频接口者优先

ranica

IC数字前端设计工程师（图像处理）
公      司：a fabless semiconductor company
工作地点：北京

职位描述
具有图像处理背景，做过相关硬件集成和实现
- Y) c+ c% q/ ^8 t3 _6 D熟悉各种视频接口比如HDMI、DVI、demux、VGA等
熟练使用各种EDA工具包括仿真、综合以及STA等
- o9 b3 F$ n) @  q8 B& ]. P具有TV相关芯片设计经验者优先
具有图像后处理硬件实现经验者优先
" Z+ g! t  F# w# j3 B% P0 o. [具有较好的团队合作精神

ritaliu0604

高级芯片后端设计工程师

) y( J( E5 l) e5 S3 U4 ?. Z7 L% V公      司：A mobile chipset semiconductor company
" M' [. {7 Y7 O7 V9 H4 ?工作地点：上海
, x3 c* r; H9 }4 u4 d8 z
6 ]5 V9 M5 g; z# ~9 xJob Description  
. D* [8 b* F+ \, v1、参与超大规模SOC芯片物理设计的全流程；
7 }5 ]. E& E! l7 N( O5 S& `2、挑战实现业界速度最快、功耗最低的高性能SOC芯片；

) N8 _7 l" T8 f. p+ DQualification
1、本科3年以上相关工作经验（硕士2年以上相关工作经验），并有实际的tapeout经验；
& b+ o. B6 R0 O9 Z1 S2、熟练掌握深亚微米后端物理设计流程；
3、熟练使用Synopsys, Cadence或Magma等数字芯片物理设计工具；                                                                                             
; g1 K, b- l# V$ L7 B1 X8 ~4、熟练使用Calibre等物理验证工具；熟练使用PT等时序验证工具；

ranica

公      司：A famous IC company
工作地点：上海
5 R  o5 S: Y! j* h. Z: E
8 M  q$ |3 f1 z2 Q1 A* e岗位职责：
负责SOC芯片从netlist到tape-out的工作，并从实现的角度优化全芯片的面积和功耗。负责hierarchical design的block分割和任务分配。
  
! }* j: k; `# a1 M& i岗位要求：
# `. V' ^6 ?1 r9 L& U1) 3年以上工作经验，微电子或相关专业本科以上学历。
/ v# }" E" \% h+ Q: u+ A% o2) 熟练使用一种主流P&R流程工具（Synopsys, Cadence, Mentor 或者Magma的相关P&R工具）。
' ?* v% d+ w# H" k# V$ K. }3) 具备扎实的时序收敛与signoff的技能。
4) 熟练的脚本编写技能（Perl, Tcl 或者 Python）。
5) 具备65nm或以下工艺的实际tape-out经验。
6) 熟练的英文口语/书写技能。
& l+ p/ i$ K  Q- O/ g4 L" \' _9 J7) 有作为team leader的经验，具备分配任务，评估风险，领导小团队的能力。

ranica

高级后端设计工程师
8 i* |6 d1 v# c% c0 U/ I- H; e
( c# `5 r  Z4 i* o/ K/ L公      司：IC设计公司
工作地点：深圳
4 o& j: k1 H0 r8 Z9 c# S5 j, c, C
职位要求：
+ B+ _) k+ z; u: h1、熟悉芯片数字后端设计流程；
2 p  O1 M' I3 K2、精通后端主流EDA工具，熟悉Tcl、Perl、Shell编程；
& @( Y8 K0 \, J5 r; E' D  a3、有多次亚深微米的流片经验（65nm 或 40nm以下）；
3 P, a8 U# C( x% e4、有8年以上相关工作经验，其中有3年以上管理经验。

sophiew

高级芯片后端设计工程师
8 B+ ?2 K2 u3 }公      司：NO.277-A mobile chipset semiconductor company
工作地点：上海
. V( P/ ^0 R  M
& O% a/ f6 T! A2 X职位描述

1、参与超大规模SOC芯片物理设计的全流程；
2、挑战实现业界速度最快、功耗最低的高性能SOC芯片；
. e* N, j5 X; T3 V
. a) ]2 u& r0 s, v  n1 @, g0 A6 n$ K职位要求
! \* o+ ^/ Z" O: ^; [0 W
1、本科3年以上相关工作经验（硕士2年以上相关工作经验），并有实际的tapeout经验；
2、熟练掌握深亚微米后端物理设计流程；
+ L7 a9 }2 r$ H3、熟练使用Synopsys, Cadence或Magma等数字芯片物理设计工具；                                                                                             
1 }1 ^$ r' `  Q3 w0 R# E8 T4、熟练使用Calibre等物理验证工具；熟练使用PT等时序验证工具；

ranica

高级后端设计工程师
: \6 T& ~0 d3 K2 N
+ v: h5 b! W$ w9 w) I9 J& K公      司：NO.235-IC设计公司
工作地点：深圳
4 V$ F) Z% z& w. r3 W" _
职位要求：
1、熟悉芯片数字后端设计流程；
2、精通后端主流EDA工具，熟悉Tcl、Perl、Shell编程；
3、有多次亚深微米的流片经验（65nm 或 40nm以下）；
  i- q1 [3 Q1 @# `9 d$ O% e- f4、有8年以上相关工作经验，其中有3年以上管理经验。

ranica

后端经理
8 u3 j  R7 _, P0 m5 M3 G客户 A famous IC company
地点 Suzhou

& Q( L* O& X% u9 B工作职责
1、负责建立芯片后端设计环境；
. `0 ?6 R5 L: `* ^0 C2、负责建立DFT，Layout，PostLayout STA环境；
+ ^$ V! [  H. W% n! C7 _3、负责实现芯片物理设计；
& s; n+ ^' R; Z4、负责提高芯片DFT coverage；
5、负责实现芯片BIST逻辑；
6、负责芯片流片前Layout部分SignOff；
0 @+ V& r$ {; u. i! d! N7、负责部门流程管理；
5 ^, F& ^/ n1 n6 a  X* A) F8 A: B8、负责部门组织建设，员工的绩效管理与能力培养。

工作经验
5 X% g( N7 k& x' A" Y/ o+ |7 u: |8 M% L8 Z5年以上IC设计经验，要求有大型项目经验和量产经验。
! i) Q5 R3 J4 J$ t  B) Q(1). 了解AMBA总线标准，基于ARM的SoC开发；
4 ]# N3 b& Z: B(2). 掌握Verilog设计语言；
(3). 掌握layout所有流程；
(4). 掌握时序分析；
(1). 掌握物理设计相关EDA工具
* z" m: e7 C, ?9 J技能
' I) a( Z0 i0 W/ z5 z2 W! }  b2 K1、有优秀的事业心和自我驱动力；
2、有良好的理解能力和一定的沟通能力；
1 Y" F/ i; u& |' E3、有良好的执行力和团队领导力；
4、有优秀的学习总结能力。

ranica

Principal Product Engineer-----DDR IP
客户 One world top EDA company
地点 Shanghai
# }' v  O5 t" O, s1 @
Position Description:
/ N2 E7 q8 f$ [' o+ cOur client is looking for an individual to work in design IP team. The group provides configurable DDR memory controller and PHY IP for ASICs. The job will be mainly focused on providing post technical support to customers; however there will be a variety of other engineering tasks that will allow the candidate to expand skills and responsibilities.
' [: c+ d2 }$ X6 z: N9 ~
( V% T* c/ W' Q) lProvide technical support to customers for integration of IP into ASICs including:
- Debugging of customers’ simulation or silicon issues.
- Reviewing of customers’ design integration of our IPs.
- Reviewing static timing reports to assist with customers’ timing closure.
  w* Z; [) J, j3 K* k- Answering technical questions about IP operation.
- Train field engineers in IP operation.
& w, f# \  d; t2 K% Y- Interface with the R&D Team to bridge product improvements and resolve customer issues.
& v: B- o, z- P2 E! L: Y
# H' \& P" c1 d+ v, LPosition Requirements:
- Excellent oral and written communication
6 D# A  m% B, b8 r6 c) {- Good English communication skill
" _: k0 O2 R1 l* \" V+ }2 y. o- BS 8+ years of prior work-experience or MS 6+ years of prior work-experience
: J1 U( p( Y' o: r; R- All front-end skills – RTL design & verification in Verilog, synthesis, static-timing analysis, DFT
- Back-end skills – place & route, physical verification, timing closure
+ \2 w2 Y  m8 z& I/ ?& f+ b- Time management skills sufficient to balance multiple high-priority projects.
- Willingness to learn new skills and perform tasks that often go outside area of current expertise.

Additional Desirable Qualifications:
- Experience with Static Timing scripts and report analysis
1 N- X; Q. U% \& r  ^- Familiarity with DDR memory operation, system applications, AXI, OCP, AHB
/ [. B" d4 v9 b7 R; m$ [3 R- Familiarity with Frame maker
- Scripting – in Perl, TCL, etc..

公司简介
7 q: g7 [8 l0 x4 e0 d世界前2位的顶级EDA公司。目前寻找的设计服务团队的工程师，将以最先进的技术、工具，与全球的高级工程师一起，做最先进的项目。

ranica

资深 IC设计工程师 (架构师或IC实现)
4 q4 w( [6 {% G' o# F4 `' i: b客户 A global PC leading enterprise
地点 Shenzhen

4 d# N( T" `- B" `* b) w: D# T职位描述工作内容：
& {! \& t# k1 g! w1、参与需求定义，并设计系统整体框架，承担方案的详细设计，代码设计和仿真工作
$ E2 N& H5 L1 ^2 i/ F/ ?2、制订开发计划，调配部门资源，保证项目按时保质完成
3、确定验证方案，安排资源完成设计评估

6 A9 e; H1 N& V+ B! q职位需求：
1、电子工程、微电子相关专业硕士8+
, y3 {3 q$ b7 h# i5 }' q2、熟悉IC设计开发流程， 熟悉计算机编程语言，熟练掌握verilog语言。
1 a0 T+ }7 ^0 o+ |$ M3、熟练使用Synopsys公司的IC设计相关EDA软件，特别是综合、静态时序分析、仿真验证
5 t1 N9 P' ]; ^. h2 u4、三年以上大规模数字集成电路前端设计经验；至少经历过两个以上完整地芯片开发流程中的设计工作；
% Y* F& W( W1 \/ O8 H: R- v5、熟悉ARM体系架构，具备SOC设计实现经验优先
/ h$ ]2 E: k$ Q% u, v6、掌握数字电路结构的功能和特性，有较强的理论分析和钻研能力
7、有良好的团队精神，较强的沟通能力