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為因應日趨複雜的SoC設計,富士通半體所開發出的創新設計方法將能實現更的電路密度、更短的開發時程和降低功,並整合至富士通半導體的各種全新客製SoC設計方案中,協助客戶開發RTL-Handoff SoC元件。相較傳統的設計流程,設業者可採用富士通半導體的全新設計方法同相同大小的晶片中增加33%電路(註1),更並可將最終的路佈局時間縮短至一個月。 O/ m4 _# B8 s% i" r7 t3 I( v
( X- N2 G; k+ h& E1 T1 j全新設計方法有效將White Space最小化
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全新的獨家設計流程可估算出容易佈線的平面圖,並根據佈線路徑與序收斂為內部資料匯流排進行最佳化。些設計步驟可將無法建置電晶體的White Space數量降到最少,因而可讓晶片容納多電路。
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/ O$ \% \, c+ O" I透過專利技術協調邏輯物理架構) t: U* M, p8 p' m# D
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此專利術無須更動任何邏輯設計,即可自動針物理佈線進行網表資料合成,並可提升整體設計的佈線效率和讓時序收斂變得更容易,因而可有效減少最終佈線流程所需的時間,更可達到更高的密度整合度。 |
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