IC設計的專案管理

chip123

專案管理近來挺熱的，但不知IC設計公司，ASIC/VLSI的設計過程中是否都有做專案管理？從工藝， 設計，流片，封裝，測試，試產以及最終量產的有關IC的專案管理的全過程，大家的作法是否都大同小異？有值得推薦與學習的獨門招數嗎？

yhchang

在此說說  我自家公司專案管理的情況
8 Z# K: N4 x1 P& ~. A3 I9 E4 R3 I
& O7 |# ~8 r* |8 t# v: ~剛開始 公司有三個很傑出的PM  其中兩個是史丹佛畢業的
另外一個  幫助我們把新製程的 Device Model調好之後
" T. r( x+ R; r+ t也轉型作PM     
6 {) A2 o! Y( Q
從跟客戶談SPEC    跟RD互動  確定RD可以做得出來
接著大致上確定 RD Tape out的時程
2 C' m- u9 M! k% r( }估出一個合理的schedule

在尚未TAPE OUT這段期間  如果客戶需要  Behavior Model
就請RD提供給客戶
0 t! r- A2 X1 T( T; ~
等到RD真的Tape out之後
接著要開始跟 FAB還有光罩廠  溝通  看看能不能 Super Hard Run去跑
在成本與時間壓力下做個取捨
$ a$ j6 E: N0 T* s
$ \) j) [& p- MWafer回來之後  RD跟Produce會開始做 Wafer Test 跟 Package Test
Check是否進 SPEC.
以及 可靠度測試之後
確定沒有Bug 就要開始送 sample給客戶跨
$ O. k& A( c' H  s2 f
送給客戶跨之前  會有一段空窗期  可以先送 IBIS Model與 SPICE model給客戶
. G, L3 _* \, F% g, Z# P; T$ B讓客戶做整合性的測試
) U* l2 b9 h$ N. U, H3 I
' |) t% X: A" G# s6 w! [等到跨過,  就要開始作量產的動作.
" h& S# N  X& I  t0 U3 M" w中間有測試失敗 或者是沒有跨過的情況
& M1 x, R" _- l就要請RD改 一到兩層Metal光罩

可以請FAB先做製程到 METAL光罩前
3 ]: ~4 w. a, t6 x& ?6 Y給RD足夠改版的時間

) C) |, [- I, L) j獨門招數倒覺得沒有
! g, Y! {3 j' b! [& p* c只是覺淂   一個專業的PM 需要具備的 能力實在太多了
4 Z& s* W' M3 ^) z1 n6 j+ |一個公司有強悍的PM  可以讓RD少走很多冤枉路  少浪費很多時間去作沒有人要買的產品

IC在提需求的時候  PM 必須要能夠抓到重點功能
# ^7 ^( c# B6 F2 n6 J% i而不是叫  RD全部都要做出來
$ h( ?% Z4 K- x: K4 _  w預測市場又要精準   如果預測錯誤 又去壓  研發前後段的部門 肯定會被罵死
開會的時候  PM要夠強  才可以收斂 各部門頭頭的意見  讓會開得有效率又有意義
5 s% ^9 m: r( M
) J& x5 g' W9 v- q5 v% b9 ?0 d最後我覺得可惜的是  公司最強的三個PM  已經走了兩個
剩下一個  也變成像協理級的人物  根據彼德原理的說法   升到一個高位之後  就沒有看到這位老兄再有什麼精采的表現了
7 f. L3 M& K6 a! {
近一兩年來進來的PM  全無專業   只會問 Deadline  
壓各個研發部門進度    製作Trash 進度報表  給 好大喜功的CEO看
看起來就像個 傳聲蟲.   
9 R1 T% v' x$ ^* Q8 U0 ^甚至有時候跟它們提一些 重要的訊息  請它們回去告知主管 還會把這些訊息藏私.
" Q! O6 j: g% `
3 c" R* \+ I) l# `+ ~3 x( m[ 本帖最後由 yhchang 於 2008-1-29 11:37 PM 編輯 ]

yhchang

補充 兩個 RD可以少走冤枉路的做法
, b8 F5 ?6 ?& Y, ~
5 J+ U. M! ]" g9 @( [7 c4 ^) g1 N$ b第一個就是 Device model的準確性
" L% ^4 L9 N9 G- ]2 l- VDevice Model不準   RD就得為了模擬上明明進spec
hardware 回來卻 飄掉的問題  不斷的改版
, J4 P9 C8 x! t6 m$ T, z$ M. E不只是 一直浪費研發人員的時間   也把公司產品推上量產的時間不斷延後.
/ z( {4 @- u. q/ M
/ _' {$ {/ i  g; i# \* y第二個就是  PM與Marketing 必須要制定合理的銷售策略
5 P! \$ l5 }7 e9 I+ }% p正確的看出 未來的趨勢
8 a4 T3 E8 B7 Y6 Q9 E趨勢看不正確  最後就只能 叫RD 作一大堆option在同一個Mask裡面
& ?  M3 K+ t4 f6 i. q7 R其實  越多產品 combine 在一起   乍看之下 好像一網打盡
) z7 }3 i% C9 h5 ^) z實質上  卻把  每一種產品的競爭力 都打趴了  (Die Size增加, IC在市場存活時間減少)

jacky002

對第二個部分
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第二個就是  PM與Marketing 必須要制定合理的銷售策略
2 J$ m0 T8 u" A8 |正確的看出 未來的趨勢
( D, P  m* p4 T* `. \' b- Q趨勢看不正確  最後就只能 叫RD 作一大堆option在同一個Mask裡面
4 W6 N+ g$ c- g. Z3 y; v其實  越多產品 combine 在一起   乍看之下 好像一網打盡
7 b" m) [9 S& R# l實質上  卻把  每一種產品的競爭力 都打趴了  (Die Size增加, IC在市場存活時間減少)
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7 P* s3 Q4 P" t* k  c所言確實，但這也就是PM與Marketing難為的地方。
為了要能保證產品一定要能有賣點又不會被顧客說規格開得不漂亮，
其實真的也是普遍的現象。
試問哪個PM與Marketing在開規格只是關起門來，自己說了算?
我相信一定是收集市場與顧客的資料，然後才敢將產品規格訂下來。
雖然我正在往PM與Marketing的方向邁進，但身為RD的我，
其實這兩種不同的角色我都能體會。
是否大家有不同的看法，可以一起來討論，交換意見也不錯。

ranica

招聘公司：A famous IC company
" W# Z: j+ c9 ~. V招聘岗位：Project Leader
工作地点：Shanghai
9 |/ P( Q4 J3 q- o) s0 `& u
: g- K, ~: n) S; @( l; t岗位描述：
# {% {! {) S8 TJob Description XX is looking for motivated engineers who can show they are capable of learning to work on complex IC designs, to the highest quality and in record time. XX’s engineers have expertise in delivering the lowest power solutions in advanced technologies, covering technologies down to 28nm, design sizes in excess of 300mm2, and applications from mobiles, to graphics and network IC's. XX works with leading EDA and IP companies, and its expertise has been recognised through its alliance partnerships with SMIC and TSMC. Depending on experience, key responsibilities will involve some of the following: · Development and optimisation of high performance and low power Soc physical implementation methodology · Working with European engineers to do block level and full chip floor planning, timing and power analysis, and P&R · Design consulting in customer's offices on physical implementation tasks · Interfacing with foundry and IP providers on IP imports and test definition.

职位要求：
Desired Skills and Experience Some experience in physical design engineering coupled with a good degree and a desire to be at the leading edge of new technologies. The successful applicants will have exposure to at least some of the following areas: · Digital Soc chip design and implementation · Design automation and analysis using scripting languages, particular Tcl and Perl · Design Flows and the EDA tools, in particular tools from Magma, Mentor and Synopsys. Experience with tools from Apache and Azuro would be an advantage · Sign-off methodology and EDA tools for STA, Noise, Power, etc. · Structured design styles involving placed gates · ATPG tools and methodologies.