SiP vs. SOC!?系統級封裝帶來系統設計新優勢？

g2chip123

抱歉! 吐嘈一下...

- u* N6 b; C' [4 b( {針對第二點良率較差的看法未必成立!
SiP : 由於選用的兩種DIE是KGD, 成品良率僅為 package loss
. P7 c) p9 {0 g, z* d/ |6 mSoC : 成品良率因面積增大(兩個DIE相加) 良率下降, 若兩個DIE屬性不同分別為 logic 與 Mem type or Analog
( D0 }) H) M1 P( b; Z: l; O3 F        則良率會因 fab 製程參數難調而大幅下降

當然天下沒有白吃的午餐, SiP成品良率高的代價是選用KGD成本高與SIP封裝成本, 整體成本估算 case by case
, q) O9 ]3 Q" _% o/ }: E否則, SiP 早就沒有舞台了