SiP vs. SOC!?系統級封裝帶來系統設計新優勢？

DennyT

其實追求進步的動力是來自於成本壓力.

6 x+ G9 _8 n' \- ?& {如果相同performance的同類產品, SOC成本一定較具競爭力:
SIP: 假設使用兩種DIE
1. 相同封裝格式及腳數下, SIP封裝單價較高 (因為stacking die會有技術限制及額外材料成本)
2. 良率較差, 成品良率為兩種DIE的良率相乘, SOC成品良率即為單一DIE之良率.
& Q2 k' l8 `: ?9 s. `) A3. 提升成品良率需要KGD (Known Good Die), 而KGD需要在wafer CP(升高測試成本)及BIST(升高Die size)上下功夫, 成本自然較高.
4. Logistic成本較高, 需要備兩種wafer庫存, 供應鏈管理難度提高.

DennyT

從美金20元低價GSM手機的單晶片發展來看, 初期是SIP (baseband + RF tranciever), 到末期90nm~65nm 就是SOC為主流,
5 D6 i( I0 j# M0 v2 g3 m連RF LNA都整進來了, 只剩RF PA, SAW整不進來.

$ s7 k" A2 [- c. n) l- q. O當然同一隻手機上還是有SIP: NOR flash+PSRAM, pseudo SRAM其實是DRAM, 跟flash的floating gate製程當然是大大不同,
若是有SOC倒是還沒見過, 所以我的說法一開始的前提是 "相同performance的同類產品", 連製程能共用的SOC都不存在,
- k8 ~5 S) D  L! }8 y  V, ~自是無從比起.
( T: i. L0 w: x( T2 ?3 p4 b
% a* b- B( s3 I1 E" ?; }; Y3 h至於SOC的mem大多是製程研發時就一起tune的SRAM, 還沒見過Artisan embedded SRAM在low yield, 測試時只要BIST
' A6 \- e" i/ f! t$ r# |controller不太差也通常抓得掉fault chip.
; ?8 W9 d/ O3 G. T* B
  t5 c+ N  Q/ K: L而mixed-signal就有趣多了, 這也是國內大M (Mediatek) 小M (MStar) 的強項, 聽在V公司的朋友說, 小M的LCD monitor SOC
9 w) }( D) m2 z( n3 h! s) |9 k用標準邏輯製程, 良率等同一般pure digital產品, digital yield tune好了, analog也一起上來了, 這LCD monitor SOC上的ADC,
PLL, 700Mbps LVDS Tx, 1.6Gbps serial Rx 都用標準邏輯製程, 不用mixed signal 常見的MIM/ PIP製程, 其mixed signal
design team 應該不簡單. 但由此也可見SOC市場也有其技術門檻, 買IP實是下下策, 成本很容易被追上.

, P& b. G0 l8 Z! N- H9 @目前看到的SIP應用還是以hand held device為主, 由於輕薄短小的訴求對可攜式產品有致命吸引力, 所以還沒見過SIP產品
是以低價為賣點, 至於SOC在玩具, DVD player, LCD monitor/ TV, 低價手機, MP3 player等激烈競爭的市場成為主流.

$ D4 R6 e* P. a1 K7 _這些市場如HDTV SOC DIE size可不小 (8" wafer大約只有250~400顆DIE), 但是不能整合的公司先被淘汰了 (第一波的創品,
/ }/ n7 i5 v0 R0 J: E, z( v8 |( cSmarASIC, 凌越等), 買IP的出口排隊中 (凌陽賣給SiliconImage), 可見SOC tune良率的速度還是比2 chips solution簡單便宜.
其中Broadcom的BCM3563甚至把一堆Video/Audio/QAM的ADC/ DAC整到65nm的製程上.

DennyT

應該說, 青菜蘿蔔各有所好.
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就拿pure digital chip來示範好了, FPGA是time to market最快的, Gate array次之 (只需改metal), ASIC最慢; 但是unit DIE cost就顛倒過來了ASIC單價最低, FPGA最貴.
  ^' M. o* c0 }' ^( e
看過ㄧ家公司這樣玩: 新規格發表後, 馬上先用智原的gate array搶design win, 一路用gate array快速改版的優勢將bug清乾淨, 甚至初期也用gate array出貨, 讓客戶搶市, 但是full customize的ASIC也同時進入APR等設計後段流程, 在市場cost down發生前, 用ASIC將成本壓低, 享受初期市場的高額利差, 在其他競爭者進入後馬上腰折, 加高售價的跨入障礙 (開發成本早已回收, 腰折還是賺錢)...

% ~. a8 T! u  }; z, n' r同理SIP搶市time to market特性明顯, DIE cost卻也不低, 與SOC成特性互補的兩端, 同時使用兩種生產策略, 時間軸上完整的佈局才是王道.