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賽靈思推出ISE Design Suite 12.2 針對業界推出唯一可部分重組的FPGA技術強化其設計流程   
ISE 12.2 提供全新可部分重新組態設計流程 透過智慧型時脈閘控技術減少24%BRAM功耗   

* U9 K" I  s) H% j4 ~! t全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈推出第四代可部分重新組態設計流程，以及智慧型時脈閘控方面的多項全新強化方案，可針對Virtex™®-6 FPGA設計中的動態模塊記憶體(BRAM)，減少24%功耗。研發業者即日起已可直接下載ISE® Design Suite 12.2，利用一個簡單易用的直覺化可部分重新組態設計流程，進一步降低功耗與整體系統成本。此外，最新的ISE版本中還提供一項低成本模擬解決方案，支援嵌入式設計流程。
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ISE Design Suite部門資深行銷總監Tom Feist表示：「由於系統日趨複雜，現今研發人員必須以更少資源達成更高目標，FPGA的可調適彈性，加上本身可重新編程能力，已成為一項重要資產。賽靈思FPGA從很久前就開始支援可部分重新組態功能，並具備充裕彈性，能在現場進行編程與重新編程。如今業界在成本、電路板空間、以及功耗方面均面臨嚴苛限制，因此需要優異效率，以及符合經濟的設計策略，才能維持競爭力，因此我們更加致力於讓設計流程變得更簡單。」

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此款可部分重新組態功能提供可立即調整的高彈性，大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域，藉此加入新功能，對於在元件中其餘部分內運行的應用軟體，則完全不會受到任何影響。舉例來說，客戶現階段正開發有線式光傳輸網路解決方案，可開發出多埠多工器/轉發器的功能，並減少使用資源達30%至45%，軟體無線電解決方案可動態交換通訊波形，其他波形仍可繼續運行不會受到干擾，也不必改用更大或額外的元件。可部分重新組態亦讓設計人員能用較省電功能替換掉較耗電功能，可在不需要最高效能時段，減低系統功耗。  
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賽靈思透過一個更加直覺化的設計流程與介面，讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程，自動將代理邏輯插入至橋接與可重新組態的部分，並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5、以及Virtex-6等元件，開發各種可部分重新組態應用。
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" h. Z* N: S1 Z6 f針對降低BRAM功耗 持續提供強化時脈閘控功能
賽靈思為協助客戶讓其設計更省電，強化其智慧型時脈閘控技術，降低BRAM動態功耗。透過一組獨特演算法，ISE能自動中斷不必要的邏輯活動，這類活動是主要耗電的來源之一，讓無法套用到RTL層級的功耗最佳化，能在合成後於下游階段進行建置，可降低整體動態功耗最多達30%。從ISE Design Suite 12.2開始，智慧型時脈閘控的最佳化功能，還能透過簡單或雙埠模式來降低特定RAM模塊的功耗。這些模塊提供許多啟動模式：包括陣列啟動、寫入啟動、以及輸出暫存器時脈啟動。大部份的省電成效，都是透過採用陣列啟動來獲得。ISE是唯一提供細分時脈閘控最佳化的FPGA工具，這些最佳化功能已整合在各種布局與繞線演算法中。
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針對嵌入式設計提供的模擬支援
ISE Simulator (ISim) 目前已可透過Xilinx Platform Studio (XPS)與Project Navigator工具，支援嵌入式設計流程，讓嵌入式產品設計人員運用整合在ISE Design Suite中的混合語言(VHDL與Verilog)模擬器。新版ISim加入多項強化生產力功能，包括自動偵測與列出設計記憶體，以利檢視與編輯的作業。新增的Memory Editor讓設計人員能透過採用圖形化方式來探測各種what-if情況，不必重新編譯就能強制設定一個訊號內的某個值或pattern模板。ISE 12亦讓設計人員能透過波形檢視器來瀏覽HDL來源碼。  
  
- ?8 M/ W- f( |2 ~0 k立即著手設計
ISE Design Suite 12目前正分多個階段分別推出，支援Virtex-6 FPGA設計的12.1版本已於5月3日推出。而從12.2版本開始，可針對Virtex-6 FPGA設計提供可部分重新組態功能，並將在後續的12.3版本加入AXI4 IP支援。ISE 12套件能支援Aldec、Cadence Design Systems、Mentor Graphics、以及Synopsys等各家公司的最新模擬與合成軟體。
  
: y9 `' [! H+ L% _. ?1 T/ [此外，ISE 12軟體內含平均可加速2倍的邏輯合成功能，在進行大型設計專案時的建置執行時間，比先前版本要快1.3倍，而且更強化嵌入式設計的方法。
  
供應時程與售價
8 R: a) B5 z' |) Y& z) K8 u7 SISE Design Suite 12.2 現已開始提供給所有ISE Editions用戶，Logic Edition版本的定價從2995美元起。第四代可部分重新組態方案，可透過選配方案的方式購買，並附有為期兩天的現場訓練課程。客戶可至Xilinx網站免費下載30天試用版。

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具備AMBA 4 AXI4IP核心、進階版PlanAhead Design與Analysis Cockpit 可提升功耗最佳化   
ISE Design Suite 12.3針對隨插即用之FPGA設計推出支援AXI4介面的IP  

全球可編程平台領導廠商美商賽靈思（Xilinx, Inc.(NASDAQ：XLNX)）今日宣佈推出ISE® Design Suite 12.3，並開始推出FPGA領導廠商多款符合AMBA® 4 AXI4規格的智產(IP)核心，可支援系統單晶片(SoC)設計中的互連功能模塊，並針對PlanAhead™ Design與Analysis cockpit(軟體控制台)推出生產力提升方案，同時推出智慧時脈閘控功能，以協助客戶降低在Spartan®-6 FPGA設計中的動態功耗。
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1 J; w3 j7 R8 P4 w賽靈思公司全球行銷部資深副總裁Vin Ratford表示：「賽靈思是業界第一家針對AMBA 4規格推行標準化的廠商，這是我們支援隨插即用FPGA設計模式互連策略的一部份。和其他廠商的FPGA與ASIC解決方案相比較，許多在AMBA AXI3與AXI4介面IP挹注大量投資的SoC研發業者，其實更適合採用賽靈思的可編程平台。AXI4互連技術原本具備的彈性，能針對效能與空間進行調整，讓客戶能更簡單地整合來自不同領域以及不同IP供應商的IP。這也讓ASIC研發業者能把原本既有的設計及IP全部轉移到賽靈思的FPGA。」   
  
7 X6 C! f) m. u" f: u賽靈思對於AMBA 4 AXI4規格的推行，表示客戶將可獲得一套一致性的方法來串連IP模塊，並可透過使用與重複利用IP，更加妥善運用設計資源，而且還可更輕鬆整合各IP供應商的方案，這些都可透過隨插即用的FPGA設計來支援。就核心的可取得性，以及組合這些元件的工具而言，此次所推出ISE Design Suite 12.3的版本包含各種強化功能，可針對CORE Generator™工具，能藉由提供連接高度參數化的IP，以節省設計時間，以及能讓研發業者快速配置其系統架構、匯流排、以及週邊元件的Xilinx Platform Studio與System Generstor工具。　
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ARM公司處理器部門行銷總監Michael Dimelow表示：「各種新設計日趨增加的複雜度與規模，意謂通訊及互連對系統效能的影響甚鉅。AMBA標準的開放特性，可藉由在各種SoC與FPGA的建置中擴充多元化的可用IP，進而加快產品上市時程，為系統設計人員提供眾多好處。」　

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Mercury Computer Systems公司Silicon IP工程部總監Charlie Frazer表示：「Mercury對於支援各項標準與業界規格的堅持，促使我們遵循AXI4標準，因為其背後有龐大的產業體系支援，並能縮短上市時程優勢，而且和賽靈思的產品藍圖走向非常一致。」
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賽靈思對AMBA協定的採用也讓設計業者能運用各種成熟的ASIC驗證方法，以及現有以AMBA協定為基礎的IP，讓設計業者能輕易轉移至FPGA，作為其運用於SoC平台之選擇。　
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, w5 r: a4 h. V* qCadence公司System與SoC Realization部門產品管理事業群總監Michal Siwiński表示：「Cadence長久以來持續推出針對SoC Realization的領先業界AMBA驗證解決方案，而我們與賽靈思合作針對AXI4的支援方案，對於那些依賴Cadence的先進驗證IP和企業驗證技術，而將其設計投注於FPGA以運用於原型或生產的SoC研發業者而言是項好消息。我們與賽靈思的合作，表示整合人員可得到許多他們能用的匯流排功能模組，並可搭配任何工具套件，更輕鬆地為其設計建構模型或進行驗證。」
   
( ^: X- H# J: V* k9 ~9 k7 U! f擴充版 PlanAhead RTL 設計、開發與Analysis Cockpit
ISE Design Suite 軟體的PlanAhead 設計工具現在提供一個無縫式「按鈕操控」流程，以及更先進的視覺化與分析流程。PlanAhead工具的控制台還包含Project Management、Synthesis、CORE Generator 整合、Floorplanning、Place-and-Route、ChipScope Pro 工具整合與Bitstream 整合等功能。所有的賽靈思IP目錄，包括各種AXI4 協定IP 核心，都可從同一個設計控制台直接進行存取與搜尋。

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智慧時脈閘控支援Spartan-6 FPGA
+ V/ Q4 h: H( y6 O  q$ G3 r2010年5月的第一版ISE Design Suite 12，推出FPGA業界首見的智慧時脈閘控技術，內含完全自動化分析與微調(邏輯單元)最佳化功能，特別開發用來減少電晶體數量，而電晶體數量是決定數位產品動態功耗的重要因素。運用許多獨特的演算法來偵測每個FPGA邏輯單元內的特定連續元件( “電晶體”)，且這些元件在系統進行切換時不會改變下游的邏輯與互連狀態，這項技術最多可降低30%的動態功耗。而此款軟體會產生時脈效能的邏輯，能從邏輯單元層級自動關閉不必要的活動，可累積省下可觀的電力，且不必關閉整個時脈網路。在12.3版的ISE Design Suite中，智慧時脈閘控同時支援低成本Spartan-6 FPGA與高效率Virtex®-6 FPGA系列元件。   
  
關於AMBA 4 AXI4 協定
2 d6 x' J6 D5 ]! vAXI4協定是由AMBA介面規格所規範，這項晶片內部通訊的實際業界標準是由ARM在15年前甚至更早就推出。在2010年3月推出的AMBA 4規格，是由包括賽靈思在內的業界領先OEM、EDA、以及半導體廠商，累積業界長達35年的貢獻資源發展而成。AMBA 4規格包含定義一個擴充版具備AXI4、AXI4-Lite、以及AXI4-Stream的AXI系列互連協定。AXI4協定規範一個點對點(P2P)介面，可解決系統單晶片在效能方面的各種挑戰。它可支援多重時域，以及資料擴編(up-sizing)與縮編(down-sizing)。AXI4規格還內含許多功能，像是位址管線管理(pipelining)、亂序式執行、以及多重執行緒處理。所有這些功能結合起來，可發揮出更高的系統效能，並超越其他匯流排架構。舉一個客戶獲益的例子，賽靈思的嵌入式平台Targeted Reference Design在轉換成AXI4環境後，所提供的頻寬是先前Targeted Reference設計的兩倍。賽靈思的連結與DSP平台Targeted Reference Designs在轉移至AXI4後，可達到相同的最高資料傳輸量，但所使用資源僅有些微增加。   
  
推出時程與售價
ISE Design Suite 12.3現已推出可支援所有ISE版本的方案，Logic Edition專屬版售價從2995美元起。客戶可至賽靈思網站免費下載30天全功能評測版。欲立即採用或瞭解更多關於ISE Design Suite 12節省功耗與成本的設計方法，以及其他生產力創新方法，相關開發人員請瀏覽網站：http://www.xilinx.com/tools/designtools.htm。