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Altera和ARM發佈業界第一款FPGA自我調整嵌入式軟體工具套件
雙方特有的合作開發DS-5工具套件，消除了SoC FPGA元件的除錯壁壘
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2012年12月13日，台灣——Altera公司（NASDAQ：ALTR）和ARM（LON：ARM；NASDAQ：ARMH）今天宣佈，透過雙方特有的協議，兩家公司聯合開發了DS-5嵌入式軟體開發套件，實現了Altera SoC元件的FPGA自我調整除錯功能。Altera版ARM®開發Studio 5（DS-5™）工具套件經過設計，消除了整合雙核心CPU子系統與Altera SoC元件中FPGA架構的除錯壁壘。ARM架構最先進的多核心除錯器與FPGA邏輯自我調整能力相結合，這一個新工具套件透過標準DS-5使用者介面，為嵌入式軟體發展人員提供了前所未有的全晶片視覺化和控制功能。這一個新工具包含在Altera SoC嵌入式設計套裝中，將於2013年上半年開始發售。

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Altera SoC元件在一個元件中整合了雙核心ARM CortexTM-A9處理器和FPGA邏輯，讓使用者能夠在FPGA架構中實現使用者定義的周邊和硬體加速器，靈活的開發訂製現場可程式設計SoC型號產品。Altera目前發售其Cyclone® V SoC元件的最初樣品。請參考今天宣佈的新聞發佈「Altera發售其第一款SoC元件」。
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Altera版ARM開發Studio 5（DS-5）工具套件能夠動態適應SoC中客戶獨特的FPGA配置，跨CPU-FPGA邊界無縫擴展嵌入式除錯功能，統一了來自CPU和FPGA區域，以及標準DS-5使用者介面的所有軟體除錯資訊。這一個工具套件與DS-5除錯器的高階多核心除錯功能相結合，並連結Quartus® II SignalTap邏輯分析器實現交叉觸發功能，前所未有的提高了除錯視覺化和控制功能，進而大幅度提高了效能。

9 u5 a4 ]6 G3 uARM系統設計業務部執行副總裁John Cornish評論表示：「革命性創新矽晶片元件需要相對應的革命性創新軟體工具。針對Altera 28 nm Cyclone V和Arria V SoC元件，以及即將推出的Altera 20 nm SoC元件的這一個創新工具套件滿足了這些需求。這一個技術創新統一了CPU除錯和FPGA除錯，提高了用戶的效能。Altera和ARM推出的這一個高階工具技術具有優異的高效能特性，在Altera SoC開發套件和Altera SoC嵌入式設計套裝中得到了充分體現。我們相信，這一個組合將會讓我們雙方的客戶受益匪淺。」
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對於ARM架構，ARM DS-5工具套裝是市場上最先進的多核心除錯器。它支援對運行非對稱多處理（AMP）和對稱多處理（SMP）系統組態的系統進行除錯。它透過JTAG和乙太網路除錯介面，廣泛應用於電路板開發、驅動程式開發、OS移植、裸金屬和Linux應用開發，具有Linux和RTOS感知功能。

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Altera公司產品和企業市場副總裁Vince Hu表示：「我們非常高興與ARM合作創新。對於軟體工程師而言，Altera版ARM DS-5工具套件是功能非常強大的開發和除錯工具，大幅度縮短了我們SoC元件的開發時間。」
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關鍵特性和優點：
        Altera版ARM DS-5工具套件具有以下特性：
0 L! h9 @1 A" B; m$ E* p% U5 ~  Y•        軟體除錯視圖包括了開發人員在FPGA架構中程式設計的周邊元件，提供了整個SoC硬式核心和軟式核心周邊暫存器記憶體映射的無縫視圖。
•        DS-5除錯器同時顯示Cortex-A9處理器核心以及在FPGA架構中實現的CoreSight™相容訂製邏輯核心的除錯／追蹤資料。
3 ~/ [; f5 d- A; O) g9 x•        Altera USB Blaster JTAG除錯纜線支援DS-5除錯器和其他Altera採用JTAG架構的工具，這些工具適用於Altera SoC元件。
1 q. k- a2 e3 R+ j•        支援FPGA架構中訊號事件的非置入式採集和查看，這些事件與軟體事件和處理器指令蹤跡在時間上相關聯。
•        支援CPU和FPGA邏輯區域之間的高階訊號層級硬體交叉觸發，實現了跨域硬體／軟體協同除錯。
4 i6 q% m& U: A6 f& u0 `•        包括DS-5流線性能分析器，使得來自SoC和FPGA的軟體執行緒和事件資訊與硬體計數器相關聯，可發現系統層級瓶頸並進行校正。

5 G* k) T% j/ g3 A價格和供貨資訊
8 L0 C) g) S( }( k' @" q8 b& d# \2012年12月13日在巴黎舉行的ARM技術研討會上將展示Altera SoC的Altera版ARM DS-5工具套件。這一個工具套件將含在Altera SoC嵌入式設計訂購版套裝（Altera SoC EDS）中，價格是995美元。

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台北2013年3月7日電 /美通社/ -- 全球高性能信號處理解決方案領導廠商Analog Devices, Inc. (NASDAQ：ADI)美商亞德諾公司，其 FPGA 開發平臺相容的 FPGA 夾層卡（FPGA Mezzanine Card，簡稱為FMC）系列採用 JEDEC JESD204B SerDes（串列器/解串器）技術，最近該系列推出新品 AD9250-FMC-250EBZ 套件。數位和類比設計人員可以利用 AD9250-FMC-250EBZ 套件簡化並快速完成高速 JESD204B ADC-FPGA 平臺 的原型開發。
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7 N. ^' P/ `0 d7 r9 j/ I: \AD9250-FMC-250EBZ JESD204B FPGA夾層卡套件簡介
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AD9250-FMC-250EBZ 採用兩個雙通道14位元高速 JESD204B 資料轉換器 AD9250，以 FMC 相容的尺寸提供四個14位元、250 MSPS 類比數位轉換器通道。兩個晶片內建的類比數位轉換器 AD9250支援 Subclass 0、1確定延遲，並提供 SYNCREF 信號用於所有四個通道的精密同步。在各種基於 FPGA 的計算密集型應用中，它可提供連接和功能以便與 Xilinx 的 Kintex-6/7和 Virtex-6/7 FPGA 平臺快速組合。
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AD9250-FMC-250EBZ FMC 套件採用多級、差動管線型架構，並整合了輸出糾錯邏輯。FMC 可以由內部或外部時脈源提供時脈。它有一個外部觸發器輸入用於定制取樣控制、一個高引腳數連接器和前面板 I/O，並可用於傳導散熱的環境。FMC 允許靈活控制取樣頻率、類比輸入增益，以及透過串列通信匯流排檢測超量程。它具有電源和溫度監控功能，並提供若干省電模式以關閉不用的功能或防止卡過熱。