做fpga的前途問題

chip123

現在做fpga的前途如何？相信有很多RD可能感到困惑？大家何不給新手一點經驗談？
% }3 p; }! S  Q$ I; I2 u' S% q* D做 faga 和 arm 以及 dsp 之間到底有什麼區別？不知道有沒有可比較性？？
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聽有前輩說：基礎知識得牢, OS, 數位模擬電路, etc. 認真鑽研個三到五年夠啦.
8 H0 B8 v0 l; |% K6 c4 A
3 i( o7 E  \: ]9 Q- E0 L% O% D! `還有前輩說：確實，不過似乎還是應該在arm和dsp之間選擇一個吧，因為兩者的用途差異還是比較大的！！！

engineer

FPGA for prototype verification only.  After that, IC will follow.

tk02561

興大表示，全球可編程邏輯解決方案領導廠商賽靈思公司及一元素科技股份有限公司，為提升國內電機工程教育與人才培訓，強化產學合作，由賽靈思公司贈與興大電機系價值千萬的FPGA開發系統，由一元素科技提供實驗室教學必要之技術支援與諮詢，為國內產業培育創意前瞻的IC設計人才。
: W) f9 B; _/ _
5 ]" o6 X3 z; V  v- S未來興大學生可在聯合實驗室內，將電機應用領域之想法，經由軟硬體設計及設計流程，並透過FPGA實現予以整合，除了對理論作有系統的瞭解外，也能針對IC設計工程實務設計作實際的操作，擴充學生在IC設計實務設計上的技能，整合理論與實務。

% p/ m/ G, _3 h& U中興大學電機系孟堯晶片中心是中台灣地區唯一的大學晶片設計中心，積極進行晶片設計研究及人才培育，並獲得許多新竹科學園區產業界青睞，並與電子科技公司進行建教合作計畫，投入各項晶片開發設計工作。此外，孟堯晶片中心長期與國研院國家晶片系統(CIC)中心合作，因此在寒、暑假時，會有國家晶片系統中心多門的訓練課程在此開設，方便中部地區的學子能就近的上課。孟堯晶片中心提供優良環境，加上電機系師生共同致力於各類晶片的設計與研究，中興大學的晶片設計技術日益精進，因此常有國內外學者、學生至本中心進行參訪以及學術上的交流。

1 y( Q5 e0 ~% q  P" }5 e8 V賽靈思是世界商用FPGA（可程式設計邏輯閘陣列）產品的主要生產商，目前的國際市場佔有率一半以上，該公司的大學計畫（XUP）為全世界多所知名大學提供先進的PLD產品和服務，不僅包括軟體工具，還提供免費培訓、高品質技術支援和課程開發援助。
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訊息來源：國立中興大學

tk02561

中興大學電機系與美國晶片設計大廠賽靈思（Xilinx）公司9月22日合作成立「Xilinx中興大學電機系孟堯晶片中心聯合實驗室」，由興大校長長李德財（左3）、美商賽靈思台灣區總經理王漢傑（右3）、一元素科技董事長吳志偉（右2）共同揭牌啟用。

, i& D4 J) }# g  T# G(20141001 18:32:56)國立中興大學電機系與美國晶片設計大廠賽靈思（Xilinx）公司合作成立聯合實驗室，9月22日下午由興大校長長李德財、美商賽靈思台灣區總經理王漢傑、一元素科技公司董事長吳志偉，共同為「Xilinx/中興大學電機系孟堯晶片中心聯合實驗室」啟用揭牌，興大工學院院長薛富盛、興大電機系主任歐陽彥杰與興大孟堯晶片中心主任賴永康以及多位貴賓、師生皆出席與會，期許為國內培育IC設計人才。

ranica

FPGA工程师
; c3 x0 `5 h  S- T; I公      司：A famous IC company
/ @( q+ P! i# n) c; O1 e工作地点：上海
! i" F$ X8 d* _: u
岗位职责：  
1、负责各种FPGA原型平台的搭建、调试与维护  
% E: o7 Q! W" P6 F2、根据项目需求，承担各种IP和SOC芯片的FPGA验证  
6 k( [' i( y. ?2 U3 |# n3、设计芯片项目的原型平台，协助软件工程师完成底层驱动编写、系统移植等  
) F* \5 h2 c9 D
. x( Z' d2 r! d7 V& m8 e. V职位要求：  
1.大学本科及以上学历，电子、通信、计算机或微电子专业；  
" o* W' P5 v. t! F( S* n, T1 Y2.有扎实的数字电路基础，熟悉Verilog等硬件描述语言的编程；  
) @1 U; b- \# d' A% v, D' I3.有一定的嵌入式软件开发和板级硬件电路设计基础；  
4.1~2年的FPGA相关工作经验；  
5.具有较强的学习能力、沟通能力和良好的团队合作精神；  
2 `8 J0 x' ]) l, o% G: W/ T$ G: j6.有大型SOC芯片的FPGA平台开发者优先考虑。

ranica

芯片设计工程师
! b. t3 M3 J; x0 e& u9 s
4 l8 F2 R1 u& }/ x0 }5 S公      司：A chip design company
工作地点：深圳

6 t, V* N" E1 @8 R# p7 U岗位职责：
7 i0 R! a8 r4 g) h7 g  A     1.芯片模块的设计与验证；  
) A, S/ }5 D; y& l! X- }     2.独立完成模块级结构设计，RTL实现以及相关验证工作；  
1 G+ C/ k- ~6 ?2 w& J) F     3.参与FPGA系统调试和验证；  
     4.参与芯片设计整个流程。

& W. F' T4 y1 a' v; W1 X" R9 T岗位要求：
/ Q/ B  K7 t' k% [8 W$ n      1．大学及以上教育水平，电子类专业
& G7 n, Y& K' X; [      2．熟悉数字集成电路前端设计与流程
& P9 Y/ t# h: r5 T      3．有数字集成电路设计与验证经验
2 W1 x, V; m# @! M4 E" d      4．团队合作精神

sophiew

Job Title : Senior Physical Design Engineer
$ o; s  r* S5 N; W' gJob Category :IC Digital Design
Location : Singapore
- f) ~2 \9 K/ T9 i5 T/ CJob Type : Permanent
2 h7 f* s0 d6 N- fJob Description:
+ K) U: F7 m5 @! l7 m% }8 N( TLooking for Physical Design Engineer (Technical Consultant) in a company offering hands on experience and excellent exposure.

7 C. c' k' s4 d% xResponsibilities:
# G. x: ~; b2 q/ L& yTo take full ownership of the Back-end Design of complex chips, from netlist to GDS II
Able to handle the process - synthesis, scan insertion, floorplanning, critical path timing analysis
4 f' W& j4 y6 `. O& W' e8 hManage the steps - place & route, equivalence check and STA
" J) y6 {. M% s+ X; Q: O" yPerform the physical verification upto signoff - LVS/ DRC

Requirements:
Minimum 6 years experience in a hands on Physical Design role
Handled full responsibility of STA, floorplanning, CTS and placement
Well versed in ICC Synopsys/ Encounter/ Calibre
Bachelor in Electronics, Master in Electronics preferred
& G; R: c8 \# t- B" H0 r1 dDynamic, highly motivated individual with a positive attitude and strong desire to be successful
. _- p+ f7 K; Y4 O' vSingaporeans / PRs only
) K  s* Z5 X/ W/ y8 g5 day week, Mon to Fri 9:00 AM to 6.00 PM
Fixed salary package - with attractive performance incentive
+ C. N' C; A, Q8 y; GRelocation support provided

sophiew

Job Title hysical Design Engineer
7 }) g2 U/ @4 n3 j5 uJob Category :IC Digital Design
+ o4 p7 y: S# W) t* G9 z7 Y& u+ mLocation : Singapore
Job Type : Permanent
! _. |. Y' @3 ^+ [Job Description:
) k4 I* T9 M0 a. a, j* |* J8 j4 mLooking for Physical Design Engineer (Technical Consultant) in a company offering hands on experience and international exposure.

Responsibilities:
3 F& p2 i' g5 N, P- [0 tTo take full ownership of the Back-end Design, from netlist to GDS II
Able to handle the process - synthesis, scan insertion, floorplanning, critical path timing analysis
Manage the steps - place & route, equivalence check and STA
# ]' V. O+ S0 i- |5 }1 ^$ jPerform the physical verification upto signoff - LVS/ DRC
8 _8 o" i( G% U# ~
Requirements:
Minimum 3 years experience in a hands on Physical Design role
Handled full responsibility of STA, floorplanning, CTS and placement
Well versed in ICC Synopsys/ Encounter/ Calibre
. @( k/ Y# ]6 a% e% {) ^! TBachelor in Electronics, Master in Electronics preferred
  }" c( H8 u- M  c, A2 c* {Dynamic, highly motivated individual with a positive attitude and strong desire to be successful
0 K; |6 A1 Z0 eSingaporeans / PRs only
5 day week, Mon to Fri 9:00 AM to 6.00 PM
8 b3 [3 o) U& O" ]' ~; e( ]( oFixed salary package - with attractive benefits
8 d1 P! S& o$ VRelocation support provided

ranica

Job Requirements:  
4 @$ c- E+ T3 _, k1 _( R/ PSolid understanding of all SoC chip development stages is required.  
) G7 r+ I" p! ]( F$ JHands-on Experience with complex SoC design flow is required.  
* N" [( R0 F9 v" F& kHands-on Experience with RTL coding, simulation, verification is required.
7 Y! d' ]' y% l9 z8 O; JExperience with DFT and timing tools is preferred.
6 ?) |- g, |7 k$ q7 e7 n* NExperience with ARM platform is preferred.
- g/ a* p1 F5 S' i- u) l5 hExperience with low power design flow is preferred.
/ t/ Q! c9 q$ p0 b& i" `8 o; x! nExperience with system verilog is preferred.
Good organization and documentation abilities  
* F6 m, q: w* u" D5 f3 L, i% q' B6 L* s- qMS in Electrical Engineering and Computer Science with 4 years of experience in SoC design

ranica

Digital Design Engineer
  t- n0 P/ T4 z# |1 j" d8 v
3 y) {* Y0 B) v! T6 t公      司：A famous IC company
8 p: a- _# y9 \$ n工作地点：上海
  I0 ^' [# D: |- b$ `/ b8 |- M
# V1 n7 R9 U$ qDuties
Work with internal and external customers to understand product requirements.
) K# M9 E, a1 F: \9 fCreate critical silicon technologies to meet the product requirements.
3 [# W" E* X4 v2 b2 [2 I% TWork out critical design flows and methodologies to execute implementation flawlessly.
, `3 Y; {2 |* j! HDesign and deliver final design through multiple stages like specification, micro-architecture, IP  development, RTL coding, verification, logic synthesis, DFT, timing convergence, as well as helping on physical implementation.
Complete full documentation.
Help and mentor junior engineers.

atitizz

Altera與Intel一起合作開發多晶片元件，在一個封裝中高效率的整合了單顆14 nm Stratix 10 FPGA和SoC與其他先進零組件，包括DRAM、SRAM、ASIC、處理器和類比零組件。使用高性能異質架構多晶片互聯技術來實現整合。Altera的異質架構多晶片元件具有傳統2.5和3D方法的優勢，而且成本更低。元件將解決性能、記憶體頻寬和散熱等影響通訊、高性能運算、廣播和軍事領域高階應用所面臨的難題。
- x. L$ B( @* ~( m# h
Intel的14 nm三柵極製程密度優勢結合Altera的專利FPGA冗餘技術，支援Altera交付業界密度最高的單顆FPGA晶片，進一步提高了一個晶片中系統元件的整合度。Altera利用最大的單顆FPGA晶片的領先優勢以及Intel封裝技術，在一個封裝系統解決方案中整合了更多的功能。Intel同時針對製程進行了最佳化，簡化了製造過程，提供統包式晶圓代工服務，包括異質架構多晶片元件的製造、裝配和測試。Intel和Altera目前正在開發測試平臺，目的是實現流暢的製造和整合流程。

Intel訂製晶圓代工廠副總裁兼總經理Sunit Rikhi評論表示：「我們與Altera合作，使用我們的14 nm三柵極製程製造下一代FPGA和SoC，並進行的非常順利。我們密切合作，在半導體製造和封裝等相關領域共同工作。兩家公司在開發業界創新產品上截長補短，充分發揮彼此的專長。」

Altera公司研究和開發資深副總裁Brad Howe表示：「我們與Intel在異質架構多晶片元件開發上進行合作，這反映了兩家公司在提高下一代系統頻寬和性能方面有共同的理念。採用Intel的高階製造和晶片封裝技術，Altera交付的封裝系統解決方案將是滿足整體性能需求最關鍵的因素。」

atitizz

此次合作將在單一封裝系統中最佳化整合14 nm三柵極Stratix 10 FPGA與異質架構技術

; G- a- Y# Y8 J8 ~& t/ u8 n' N3 l
4 E. Q. p% e2 R4 p! {% W2014年3月27日，台灣——Altera公司（Nasdaq：ALTR）與Intel公司今天宣佈，採用Intel世界領先的封裝和裝配技術，以及Altera尖端的可程式設計邏輯技術，雙方合作開發多晶片元件。在此次合作中，Intel使用14 nm三柵極製程製造Altera的Stratix® 10 FPGA和SoC，進一步加強了Altera與Intel的晶圓代工廠之間的關係。

ritaliu0604

全新Xilinx參考設計方案為客戶提供業界唯一4x100G OTN轉發器及2x100G OTN交換應用單晶片解決方案
  s2 C/ C8 O3 K% z具備軟體API和高度最佳化OTN SmartCORE IP完整評估平台，能加速高頻寬OTN應用從開發到部署進程

+ Z- Y- t0 z9 {7 X　　美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX)於2014年光纖通訊展覽及研討會 (OFC 2014 )中宣布，推出可為客戶提供4x100G OTN轉發器及2x100G OTN交換應用單晶片解決方案的全新參考設計，其結合了賽靈思All Programmable 3D IC和 SmartCORE™ IP，提供功能完整的設計與產品升級評估平台，以滿足客戶各種需要高度差異化和高頻寬要求的OTN應用。賽靈思 (攤位編號：3245) 將於3月11日至13日在美國舊金山舉辦的OFC大展中展示這項最新技術。

　　賽靈思有線通訊部門總監Gilles Garcia表示：「我們全新的OTN參考設計可滿足現今多重100G OTN應用對於低延遲率、高整合度和高效能的需求。賽靈思提供業界獨一無二的單晶片400G OTN解決方案，而且我們結合了全新參考設計的評估平台，在產品開發的前端就能為設計人員提供極為關鍵的先發優勢，以提升生產力和縮短產品的上市時程。」

　　全新的OTN參考設計方案可在賽靈思Virtex®-7 VC730 3D IC OTN目標平台進行評估。這些參考設計包括一組完整而且不受作業系統限制的軟體API，可簡化和加速All Programmable Smarter Networks的設計：

·      內建4x100G轉發器之單顆Virtex-7 1140T 3D IC─ 此款參考設計展示了全球首款單晶片400G解決方案。4x100G轉發器設計運用一個通用的控制平面 (control plane)管理四個100G串流，而每個100G串流支援內含統計資料的GFEC研發電路板、一個可執行單元、路徑和串聯連接監控的傳輸負載處理器，以及一個簡單易用的圖形使用介面 (GUI)，以估算錯誤和效能數據。
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·      內建 2x100G OTN交換之單顆 Virtex-7 1140T 3D IC─ 此款參考設計內有三個賽靈思SmartCORE IP核心，包括100G單一階段多工 / 解多工器、符合光纖互聯網路論壇 (OIF) 規格的 100G SAR和100G ODUMon (可針對多達80個ODUj通道加入和擷取傳輸負載的雙向IP模組)。這些SmartCORE IP核心可讓設計人員建置為Metro OTN和封包光纖傳輸系統 (P-OTS)設計的單晶片2x100G MuxMapSAR。此款參考設計包括完整的單元、路徑和六個層級的串聯連接監控功能、100GE終端錯誤，以及ODU和終端訊號置換，可提供精密的管理功能。

ranica

FPGA应用开发工程师
公      司：A famous IC company
工作地点：上海

% K; f  s( y1 R3 U6 B职位描述：
1、负责项目中FPGA 部分的方案设计,主要针对视频图像数据处理。
2、负责FPGA选型及相关电路的设计和调试；
3、负责FPGA的代码编写和维护；
4、负责FPGA的仿真和调试；
5、负责部分嵌入式软件开发工作。
' w. \3 j1 `1 m' A. N, u/ J
任职要求：
0 j- ]. L! L7 U: Y' W1、本科及以上学历，微电子、通信、计算机相关专业，具有两年以上的FPGA开发经验；
7 @2 A; N: G# l0 k0 \2、精通Verilog语言和FPGA设计流程；
3、有独立开发过FPGA模块或者项目的经验；
. d2 a2 a8 K% P4、能独立完成中型FPGA模块的设计,代码编写和后期仿真调试；
5、有图像处理及图像增强的项目经验者优先；
6、有C/C++语言开发经验者优先。

amatom

安全啟動參考設計的主要特性

/ G. J+ t& S7 [: g美高森美的參考設計採用了SmartFusion2 SoC FPGA器件，這款FPGA提供了多項先進的安全特性，包括片上振盪器、密碼服務加速器、安全密匙儲存、一個真正的亂數產生器、儲存在安全的嵌入式快閃記憶體(eNVM)中的片上啟動代碼，以及可實現快速外部處理器安全啟動的快速串列周邊介面(SPI)快閃記憶體模擬。這些器件還具有比其它FPGA器件更強健的設計安全性，並包含使用來自Cryptography Research Incorporated (CRI)授權技術的差分功率分析(DPA) 防禦攻擊措施。
% B; O. ]( h% ^8 W
0 {' h4 c1 c+ o4 W9 T8 Y這款參考設計還提供了美高森美的WhiteboxCRYPTO™安全產品的公共實例，通過複雜的加密密匙代數分解和強大的模糊處理，能夠在純文字環境中傳輸對稱的加密密匙。圖形使用者介面(GUI)器件可讓用戶將用於後續程式設計操作的應用代碼加密到 SPI快閃記憶體中，並在主處理器中進行解密，然後執行。此外，美高森美還提供一份完整的使用者指南，以協 助開發人員在其嵌入式系統中實施安全啟動功能。
  O" n) F  x: I6 Q3 X# X5 i+ y5 Z
與其他150K 邏輯單元(logic element, LE)下的5G SERDES-based FPGA相比，SmartFusion2器件的高度整合可提供最低的總體系統成本，同時改善了可靠性，大幅降低功率，並有系統地保護客戶寶貴的設計IP。
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美高森美安全產品組合
3 |& K3 K* B- [$ {; }
" P; R2 R! k) C1 D* C  M0 P! u8 ?' ^無論何時何地，美高森美在資料收集、通信或處理，以及數據精確性、可用性和真實性方面都提供不可妥協的安全性。十多年來，美高森美的安全專家一直在提供資訊保證(information assurance, IA)和防篡改(anti-tamper, AT)解決方案和服務，以加強對關鍵性程式設計資訊和技術的保護。美高森美的安全產品獲美國聯邦政府單位和商業用戶用於那些有高度電子安全需求的應用領域，包括財務、數位版權管理、遊戲、工業自動化和醫療。美高森美的安全解決方案產品組合包括FPGA、SoC產品、密碼解決方案、TRRUST™-Stor 固態硬碟(SSD)、智慧財產權(IP)和韌體。此外，美高森美還在其可信任的器件內提供一系列全面的安全相關服務，以及設計、組裝、封裝和測試服務。

, o7 E  t/ q# u8 E/ w美高森美現已供應SmartFusion2 SoC FPGA的安全啟動參考設計，也計畫要為ARM、英特爾和飛思卡爾等製造商的應用處理器提供安全啟動參考設計。

amatom

美高森美新款安全啟動參考設計實現用於嵌入式系統 以FPGA為基礎的可信根(Root-of-Trust)解決方案
3 M6 p3 U* T2 V3 w* y/ V新產品使處理器能夠安全啟動並將信任擴展至所連接的系統

! Q2 h8 `$ u4 E( B( X7 I9 Y功率、安全性、可靠度和效能差異化半導體解決方案的領先供應商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC)針對嵌入式微處理器推出全新以FPGA為基礎的安全啟動參考設計，這款新型參考設計採用了其主流SmartFusion®2 SoC FPGA中的先進安全特性，以便在嵌入式系統中安全地啟動任何應用處理器，並且確保處理器代碼在執行期間是可信任的。這樣，在安全啟動的處理器上運行的應用程式便可以將信任擴展到其系統和其它所連接的系統中。

: O% J( l7 T( ~" l6 I; H  x* W7 B+ g美高森美行銷總監Tim Morin表示：“美高森美將繼續擴展其安全性產品的陣容，並且克服越來越具有關鍵性的可信任計算挑戰。今天只有很少的處理器可以安全地啟動，因此是不可信任的，然而我們卻面對前所未有的巨大威脅，尤其是隨著業界在越來越具關鍵性的應用中使用嵌入式處理器產品，例如汽車駕駛輔助、製程的控制和自動化，以及新興物聯網中的超連接世界(hyper-connected world)。美高森美的創新參考設計藉由確保所有系統處理器皆執行經過認證的代碼，在最基本的層級上保護這些系統和應用，減少使用者的風險及限制暴露在這些風險中。”
+ x2 l+ U/ ]/ R5 ]( I0 D9 J5 B
* S6 L* \) x, L如果沒有安全的啟動過程，任何嵌入式系統上的代碼執行在定義上都是不可信任的。不可信任的系統會為公司的品牌帶來風險，將公司暴露於契約式責任(contractual liability)的風險中，在某些情況下，甚至還會導致生命上的損失。美高森美的參考設計實施了“信任鏈” (chain of trust) 流程。在啟動過程的每個階段直到上層的應用層，每一後續的啟動階段都要經過先前信任代碼的驗證之後，才允許進一步執行更多的代碼。

ranica

　Zynq-7000 All Programmable SoC 緊密結合了內建ARM® dual-core Cortex™-A9 MPCore™處理系統的賽靈思領先業界的7系列FPGA技術，可快速開發高度整合、智慧型、最佳化和高靈活度的軟硬體ADAS。

1 A9 l5 n5 Q9 E0 i8 q出貨時程

# S/ W8 N5 C* x  x; s4 J, e　　logiADAK Zynq-7000 All Programmable SoC車載駕駛輔助套件現已由賽靈思聯盟計畫 (Xilinx Alliance Program)優質設計服務供應商夥伴Xylon提供

" S5 q: ?9 c0 E關於Xylon
4 C% S- x& J0 ^  Q7 z
/ ?1 y( T+ g) l　　專注於各種FPGA設計的Xylon公司成立於1995年，同時也是嵌入式影像、影音和網路等領域的優異IP供應商。欲了解更多Xylon相關資訊，請瀏覽www.logicbricks.com網站。

ranica

logiADAK車載駕駛輔助套件可加快開發的ADAS應用包括：

·         採用多逹六個攝影機的360度全景3D和鳥瞰檢視模式，可加快更大型商用和特殊用途車輛之開發作業
4 W/ Y  m' w" N) v8 e& I/ J: k·         具備多種客製化檢視模式的後視攝影機，包括多個行人偵測指示器
·         偵測行人和車輛的前方防撞攝影機
7 Z' w* J! p, P·         車道偏離警示
·         採用光學流演算的盲點偵測
1 D' z" j1 z  Y. W
　　賽靈思公司車用部門總監Nick DiFiore表示：「我們與車用產業體系的合作夥伴共同協助系統設計師快速、有效地開發具備多個攝影機的系統。可支援多達六個100萬像素攝影機的功能對較大型的車輛而言必不可缺，更遑論可在單一解決方案中結合全景式前方防撞攝影機或更多輔助功能對車載系統設計的重要性。」
6 D1 h  D! W" D
　　Xylon公司創辦人暨執行長Davor Kovačec表示：「這款以Xilinx Zynq-7000 All Programmable SoC為基礎並針對即時ADAS進行最佳化的開發平台，可讓汽車製造商及其電子零件供應商藉由這款高效能、可重新編程SoC整合他們自家的軟硬體IP，打造各種獨特並具差異化功能的駕駛輔助應用。」

ranica

Xilinx攜手Xylon推出logiADAK車載駕駛輔助系統套件 打造多達六個攝影機之系統設計
logiADAK Zynq-7000 All Programmable SoC車載駕駛輔助套件包含特定應用軟體、參考設計及加速IP整合
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　　美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX)與Xylon公司今天宣佈推出logiADAK Zynq®-7000 All Programmable SoC車載駕駛輔助套件。這款套件由賽靈思和Xylon、Embedded Vision Systems (eVS)及Digital Design Corporation (DDC)等產業合作夥伴共同研發，可讓汽車製造商和一線車載電子供應商擁有加速和簡化開發先進駕駛輔助系統 (ADAS)的能力，同時可讓系統擁有多達六個攝影機。賽靈思將於2月25至27日假德國紐倫堡舉辦的Embedded World大會展示logiADAK車載駕駛輔助套件，展示攤位編號為Stand 1-205。

2 I9 w' b( @5 T: w　　加強功能後的車載駕駛輔助套件是一套可立即使用的開發平台，其中包含了特定應用軟體和完整的參考設計。這些參考設計可用作快速測試車輛安裝和展示作業，其客製化參考設計具備評估IP核心，以及為攝影機式ADAS打造的完整設計架構，可將更多客戶開發的軟體或IP型功能簡易地整合到系統中。
8 Z( Y8 W3 y5 [, I1 m  h7 j# i- E
　　以Xilinx® Zynq®-7000 All Programmable SoC為設計基礎的logiADAK平台可提供各種即時效能的功能，並能超越AEC-Q100認證條件以符合車載用途對溫度和品質的嚴峻要求。已通過完全資格驗證的Xilinx 汽車 (XA) Zynq-7000 All Programmable SoC產品，現已接受客戶訂單。

ranica

Preferred Skills   
# B; d; v& L# g  a3 C! M. S6 r1.        Digital signal processing knowledge   
4 q! _* L& \, R2.        Algorithm development   
- E7 q: C3 h8 r8 [+ M3.        Product definition/Specification   
3 A: w7 f9 j% i7 h% @4.        Analog/Mixed signal measurement and characterization   
5.        Smart meter design and application   
* y9 z6 C! Z+ \0 u* K/ ~  
' G+ \9 `$ {( j8 Z  `- G3 d9 mEducation   
Master Degree of Electrical Engineering, Computer Science or Control system   
  
) F4 o* |/ `& f% G+ _( rExperience  
# X8 {$ k* V7 C1.10+ years of working experience in the high-tech industry.   
2.At least 3 years of experience in an international company, or oversea working experience.   
3.At least 3 years of experience in a management or supervisor position   
4.Experience in embedded system development   
& A: f1 I2 u3 ^5.Experience in system validation