電路模擬上最頭疼的問題

andy2000a

不同 case 要分開說

. {  N. k+ {1 _4 {; g7 ISOC design : digital 很多 analog 一部份 .. co-sim 要很久  因為 兩邊要互相等  萬一 analog 很慢
   但是 不跑又不太行 , 除非使用 behavior
HDL :  如果電路大 post-sim要花不少時間
9 u/ K; |. g7 e" _' Vanalog :  不準  就算 hspice 還是一堆不準 , 還有 postsim  還有會發散  
RF :  noise 問題吧