Assertion

waynez

大家對assertion的看法是怎樣
1 c! p( e6 o- D* [4 d4 s
還有大家知道Systemverilog assertion 或是 PSL嗎

richc

assertion簡單易寫
) Z  G0 J+ V; c4 |而且可以加快找到BUG
目前市面上已有許多相關的TOOL可以使用

目前SystemVerilog Assertion 已經是IEEE1800 Standard, 三大simulator都支援
PSL主要是由Cadence推廣 所以NCSim support

yhchang

assertion 的寫法雖然簡單
可以用來除錯
+ u% \( a3 O" [+ @) r0 N( H% H; h! N6 H- M但是對  Logic synthesis來說
1 G& T" W3 r  R3 F  P' N. X/ D卻是絕對要避免使用的語法
使用之後 Design Compiler會不知道 該把這個描述 合成為那些Gate?