堅強的設計能力終將克服設計成本挑戰

chip123

進入奈米時代　堅強的設計能力終將克服設計成本挑戰
" H7 H7 C7 R) L8 P9 V& k3 K+ c. i（電子時報記者趙凱期╱台北） 2005/11/21
- ?  _. }' j9 }3 W: q+ x  I
, F- U* `% s6 c/ A' o/ o& Z& v　無論是哪種電子產品，更多的內建功能、更便宜的價格是消費者不變的企盼；而這個企盼在電子消費商品的所有功能已成為標準配備之際，也引起晶片廠商的重視。理論上來講，製程進步可以降低晶片成本，然而對於一些定位在先進製程技術的高複雜度SoC設計來說，其伴隨而來的成本更是無法忽略的重要因素。
3 `" W4 U* b2 f+ d) q* z: I, W
　當製程技術從0.18微米進步到0.13微米，在兩者良率相當，矽片成本幾乎相同下，晶片面積可以節省一半。如此看來，製程從0.18微米演進成0.13微米是非常合理的。然而，製程從0.13微米縮微到90奈米呢？晶圓生產、低耗電設計需求以及成本因素在在衝擊著製程發展的必要性。

　半導體製程進入90奈米，甚至65奈米時代，許多過去在0.13微米階段所使用的技術，從光罩、通道連線設計、設計驗證到實際生產等，都面臨必須進行重大改變的挑戰，以保證晶圓生產的良率能維持在1個可接受的水準。

　光罩技術的挑戰
( s% d* k+ h8 `6 O
+ b' h: V9 _/ J$ b# q% d　在光罩方面，由於電路設計越來越細小，目前主流顯影機所能提供的最大解析度已不敷使用，光靠Coax技術 （註：在光學頭上鍍上1層純水薄膜，並藉此折射雷射光以獲得更短的光波波長）並不足以保證投片客戶的電路佈局能夠如實反應在採用90奈米製程的晶圓上。其他因為製程微縮還可能面臨製造設計（Design for Manufacturing；DFM）的問題及類比╱混合訊號系統單晶片（AMS SoC）設計的全程驗證複雜度提高等問題。在深次微米時代，AMS SoC的設計只會越來越複雜，同時單一晶片內所配置的電晶體數目也只會不斷以倍數增長。
- P. Q3 {* X7 D! G. t
　低耗電的必要性

) O. i" h4 s# T1 q　以功率來說，功率消耗與CV2F成正比，C是每一週期有充放電的電容，V是供應電壓而F是操作頻率。晶片電容大致與晶片大小正比，因此一般晶片設計理念以最少面積為原則，而操作時基本上必須提升以達到效率的要求，而功率與電壓的平方比關係，若將電壓降低10％，則功率消耗下降約20％，因此降低電壓為減少功率消耗的主要方式，近年來各晶片的供應電壓已從5伏降至1伏左右。
& V# Z8 R& n# J% m7 ~5 A$ N
8 W6 N1 D8 e, G+ i! b5 K' B1 g! D　降低電壓時，晶片速率常常下降，因此為了平衡甚至提升效能，晶片的臨界電壓必須同時下降，加上日益減縮的閘級絕緣層，晶體的漏電現象日益嚴重。尤其製程技術發展到90奈米時，設計上更需要尋求複難度及耗電量間的平衡。以佔半導體市場最大需求的行動裝置產品（handheld）SoC設計來說，應用先進CMOS製程技術時必須考慮到在合理成本下晶片的種種複雜功能需求，亦即取得低耗電和效能間的平衡。
. j: H: P; Q* }7 j9 J
+ k$ R, ^4 R) j- O2 T; p1 ^　最敏感的成本問題

　快速進步的製程也代表龐大的資本投資壓力。下列式子簡單卻清楚地描述了影響晶片成本的幾項重要因素：
( m& U- j% Y: H" r5 v. n
1 ^. I; o0 z4 c9 E0 A9 d　chip cost＝wafer price╱（(wafer area/die area)×yield）＋packaging cost＋testing cost
0 m* o0 x& P3 W6 _; q/ T
　進入90奈米設計後，設計的複雜度對設計良率、製程良率的影響越來越大，越來越少的廠商能獨立承擔如此龐大的資本投資。製程進步所帶來的現象包括製造成本大幅降低、固定成本大幅增加、NRE（Non-Recurring Engineering；非重複性工程）費用增加、設計工具費用增加、IC設計難度增加。產品生命週期內總出貨量所帶來的長期利潤，未必能彌補立即增加的鉅額投資。

: u( H  P/ U" ^2 I) G/ X5 }+ ]　NRE成本就相當高，更遑論伴隨而來的封裝、測試的成本及設計風險，因此慎選製程是必要的。舉例來說，如果設計的晶片在應用上不需要較高的效能，或是晶片的大小受制於四邊的pads，那麼走先進製程就沒有意義；不然的話，大量生產走先進製程可以稀釋NRE沉重的費用負擔。
) i. k) N, c5 V" S
　光罩成本也是，對於小量或是中量生產的SoC晶片設計而言，光罩佔了整個晶片生產成本的比重頗高；對於90奈米先進製程而言，光罩成本多超過100萬美元，這可是0.13微米的光罩成本的2倍以上；因此即使是非常大量的晶片生產量（例如數百萬片），如果得常常更改功能設定、重新tape out，光罩成本依然相當可觀。從Collett International研究中心的資料顯示，超過65％的深次微米設計會發生重製（re-spins）成本，由此可見一斑。另外，晶片面積（area）、製程良率（yield）和可信賴度（reliability）也都是影響晶片成本的因素。

　綜上所述，如果有很強的後段設計團隊提供高品質的設計，如縮小晶片面積、降低生產成本及精準的良率規劃，以達到一次就完全成功的設計並降低設計成本，那麼所有的問題都可以迎刃而解，但是要怎麼做呢？

* h. P2 Q1 L  c: i; r9 {6 @7 m6 v　1.系統單晶片（SoC）的必要性

　將主要功能元件系統化地整合（射頻、基頻和記憶體）在1個晶片上，是系統單晶片的明確定義，也是節省晶片成本的1個重要方法。例如，將快閃記憶體和主設計系統嵌入晶片中將可以節省成本，因為如此可以減少outer bond的I/O數量，封裝後的晶片也比較小。

, q! Z) F1 T: k4 _% U7 r9 E+ k2 ]　此外，將數顆CPU和IPs整合在1個晶片上也可以降低成本，因為我們若能夠將複雜的數位核心和類比功能同時設計在同1顆晶片上，那麼1個小小的晶片就有完整的功能性及效能，對於那些可攜式產品如影音、多媒體娛樂品，無線、資料傳輸及通訊產品，以及相關的消費性電子產品的製造商，具有相當高的價值，因為在最終電子產品大量生產下，系統單晶片所降低的成本將相當可觀。

　採用SIP、multi-die封裝也是降低成本和風險的方法之一，這在手機記憶體零件應用上特別有利，因為將高收益的記憶體晶片置入SIP，遠比完成一般的logic-based SIP容易。

, \9 d6 z) Q) M( M　2.提升良率：production yield 及design yield（mainstream）
$ A% M+ h; u7 Q2 b, F6 Z
　隨著縮短產品上市時間的壓力，採用先進製程技術時，為降低設計成本及提升收益，良率是相當關鍵的因素。為進一步了解影響製程良率的要素，我們可以公式（Gamma distribution yield equation）來解釋。

　A：晶片面積（chip area），a＝n：金屬層（Metal layer）的數目，而D/a＝D0：每層的平均缺陷密度（Average Defect Density）；所以晶片面積越大、金屬層數目越多或是缺陷密度越大都會使良率降低。另外，隨著將記憶體整合到SoC的趨勢不減反增，記憶體良率對SoC設計良率的影響也就會越高；為改善良率，一般都會置入容錯（fault tolerant）IP的元件，所以欲加強整體晶片的良率，在其中置入內建預留空間（built-in redundancy）的記憶體元件就變得很重要了。
* H. t* G1 Y- M; P
, S' E% V' m  h  A, t# |9 ?　另外1個降低成本的方法即是改良設計方法。製程每進步1個世代，後段設計的複雜度就會提高許多，NRE成本也會大幅提高，除非晶片產量很大可以分攤NRE的成本，不然實在沒有這個必要性。
2 b: w  \3 A5 L8 [7 e3 Y
. n( @$ {2 `+ P　事實上，90奈米的實體設計是大部份設計時程的瓶頸，因為新的次波長奈米製程相當複雜，因此在實體設計中遭遇到電阻（resistance）、電感（inductance）、線路間干擾（crosstalk）、漏電（leakage）及電子漂移（electronic migration）等問題已經是必然的過程，而這些問題都是造成設計不斷重複的原因。如果我們能改善設計方法，透過高使用率及提高晶片設計的精準度，以避免不必要的過度設計（over-designing the guardband）、縮小晶片大小並達到timing的要求，這樣將是更積極的降低成本方法。也許有人會問，找到對的EDA工具不就可以了嗎？可是面對製程上的所有問題，EDA工具依然有其極限；在預測及計算timing的問題上，仍需要放一些guard-band以避免掉不夠精確的元件特性，這增加了die size也增加了成本。
. L' v3 w! [2 g, t; T3 V2 ~& g3 H+ \/ N
　3.DFT可測試性設計檢測方法
% D3 _2 [8 U6 A$ |1 `
　減少測試時間也是降低晶片成本的方法。為了能在有限時間下達成高品質與高良率的設計成果，如果能夠提供預測高錯誤覆蓋率且不會影響整體設計流程的測試方案，以降低測試資料量及測試時間並能偵測出設計製程失誤，那麼整體設計時間及花費的成本將因此節省許多。
3 I- j4 \7 ]/ Z
　DFT（Design for Tes；可測試性設計）的概念，即是在IC設計中預先將一些與測試設備相對應的參數或是電路植入晶片佈局中，藉此提高IC的測試覆蓋率，如此一來不但能將複雜IC的測試難度與成本大幅降低，也能提高測試的品質、確保IC的「健康體質」及良率。在SoC（系統單晶片）的設計趨勢之下，整合多種功能的IC在測試上所需的技術難度日益升高，在測試成本上的支出也讓廠商感到負擔沉重；為此，只有極少數高階晶片採用的DFT技術，在前段的IC設計流程中，成為IC設計領域常見的解決方案，解決了功能性測試設計缺陷（defect）益形困難及成本越趨昂貴的限制問題。
" }4 E2 t0 Z( }
　綜上所述，對於Fabless ASIC設計公司來說，現階段 IC產業的發展趨勢最重要的議題，在於滿足下列的期望及要求：加速Time-to-Market、增加設計彈性化，以快速回應市場的變化、維持合理的設計及量產成本、技術創新需提供立即能用的技術解決方案。

/ A/ c8 ?/ {( z" u" c/ I' s　如果業者能夠在設計流程中，完整考量設計環節可能會產生的時間與費用的浪費，以精準且強大的後段設計能力做出一次就設計成功的保證，那麼節省設計成本及大量生產的獲益，將是客戶與Fabless ASIC業者共享雙贏！（世芯電子總裁關建英口述，趙凱期整理）
& `2 T$ g. i& Y* Q1 F% L
　關建英，現任世芯電子（Alchip Technologies）總裁，世芯電子於2002年成立，專注在先進製程的ASIC整體解決方案（實體設計、IP、晶片生產製造服務等）市場，公司主要設計團隊來自矽谷與日本，以其平均擁有15年以上系統單晶片設計經驗，公司目前總部位於內湖科技園區，並於美國、日本、中國設有研發、銷售據點。