|
我個人覺得Alter跟Xilinx真的有很大的差別. [! a4 Y1 |4 P' w
- Y5 H9 f8 G7 Y+ ?; b在早個好幾年其實都是4 input LUT, 後來為了加速運算速度在LC (logic cell或者也可以稱為logic element LE)中加入了可以將LC運算結果直接接出入的特別routining用的線路, 一直到這邊其實二家的FPGA應該都沒差太多./ Z' ~' a' d# i. z4 e% x; R4 S; k
0 p" ]/ N) s' R+ o不過看看最近的Virtex-5跟Stratix-III的架構, 其實真的幾乎不太一樣了. 就以Virtex-5 6-input LUT跟Stratix-III ALM架構就可以筆戰好久了. 有一個最會令人筆戰的問題是, 到底是誰的FPGA的容量比較大? 是Stratix-III的EP2SL340還是Virtex-5的XC5VLX330?% f9 E, l: {9 [: r5 l
4 q) r G1 d! K至於有關你所講的clock tree的問題, 在FPGA內因為IC是預先做好的, 所以clock tree也是預先"長"好的, 在有限的資源下當然不可能預先長了一大堆clock tree, 所以clock tree分為global clock tree跟local clock tree, 階層式的clock tree長法使得FPGA在處理global clock時更有彈性.
/ l! d6 D; S5 Q k" w一般而言, 只要是設計時使用了global clock tree的resource時, 都不會有因為clock而產生的skew問題, 因為logic而產生的clock本來就屬於RTL design問題, 只要是設計上夠嚴謹的話, Quartus-II跟ISE都可以做的很好的. - L: _: {- `2 `# j7 a) q
至於這些有限的clock tree有沒有可能因為不同的Application而用爆了....我只能說至少目前為止我在這二家的FPGA都沒遇到過...
u. X, e; \. T' _2 T8 `7 B9 z' z
' C# o" p6 y7 K! x7 M% I! o
6 D* D- i% P( w以上是個人一點點的淺見
( `* o5 p, O' p9 k. Q4 t! ]: a& x7 s& @4 k, b1 I- E% R
[ 本帖最後由 tommywgt 於 2007-1-18 02:17 PM 編輯 ] |
評分
-
查看全部評分
|