在synthesis中, 已經set_driving_cell, 還需set_max_capacitance?

klim

我是用dc_shell-xg-t
) v$ c# \7 O* r+ X: s; X$ }set_driving_cell -no_design_rule -lib_cell INV1 -pin ZN [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
( _' t2 D) o5 y* C+ ~7 g( lset_max_capacitance [expr [load_of tcb773swc/INV1/I] * 10] [remove_from_collection [all_inputs] [get_ports {clk_osc clk_pllx4 clk_rtc}]]
  x1 P' K4 m) A2 Q- u我已經set_driving_cell在input port, 是否還需要再指定set_max_capacitance?
如果需要的話, 原因為何?

masonchung

Maximum capacitance = Load ( Cpins + Cwireload)
set_driving_cell 指的是 input drive impedance
. u2 {' s1 _- g6 L- W7 N6 e' Q5 C: V除了 ideal network path 應該兩者都要設

klim

其實如果你後段的APR軟體是用Astro, 那這兩個constrain都不用設,
: D! Q$ d# j- I6 c因為Astro會自動幫你加入或刪除buffer.

masonchung

真的是這樣嘛
' Q1 z, s6 B. t那STA如何來分析呢

hsd123

一般在 synthesis/STA 只用 set_driving_cell 就夠了,
  m7 z* R2 \7 G: i3 {' e* ?; ^至於 output loading 會自動依據選定的 driving cell 在 .lib 中的 table 來設限,
, F& Q" T" p( M+ \1 ?( N0 |0 b不過這都只關係到第一個 cell, 對之後的 cell 影響不大,
7 ]: W" k9 d! X- P所以有些人是不設的直接使用 tool 預設值來分析.
' `9 g$ h. Z8 f; ^+ G
APR tools 目前都可進行 timing driven optimize,
0 f( u) v6 Q- b: a但對這種第一級的 cell 如果不設也是用 tool 預設值,
如果是做內部的 block design(不含 IO cells),
為了模擬前一級的推力建議還是設一下較佳,
但如果是 whole chip (含 IO cells) 就不太需要了.