請問在0.13U 1.2V製程下 PLL濾波器電容有漏電流要怎麼解決勒

monkeybad

在0.13U製程下，漏電流的問題好像變得很嚴重而不能忽略，PLL的loop-filter都用MOS來做，但是沒有辦法儲存電荷，導致控制VCO的電壓沒有辦法穩定，PLL鎖不住，請問有人有遇過相同的問題嗎?都怎麼解決勒?

tommywgt

一般0.13會提供好多種製程種類, 用LV的製程會不會好一些呢?

monkeybad

後來發現Threshold Voltage越高 漏電流越小 把當電容的MOS改成for 3.3V的來做 就可以了

tommywgt

我上面是不是有點key錯了...那個LV是low power, 在0.13的low power製程的Vth比較高而且漏電流是比較小的, 我想應該跟你的做法是一致的

evantung

用high Vth的MOS來解決, 由於你的Vtune必須大於Vth,
/ Z8 D4 ]* T8 R  D這樣一來你的tuning range應該會變小才對!
) w! B" A; @2 D如果你是做passive loop filter, 這可能要注意一下!

monkeybad

恩恩 感謝tommywgt跟evantung熱心回覆
) L% y/ `: V- d7 Y6 ]6 B: q基本上就是跟tommywgt講的那樣作法一樣 只是我好像誤會LV的意思了
還有我用的是那種很簡單的MOS電容 就是閘極當一邊 另外B D S當另外一邊的電容 只有這個MOS換成high-Vth的 其他電路MOS還是保持一樣
所以我想應該不會有Vtune的問題吧 因為MOS當電容假如Vgs=0還是可以當電容
& x9 L( A+ M0 `4 y. W6 z3 V: |那請問一下evantung講的passive loop filter不知道是指什麼濾波器呢

[ 本帖最後由 monkeybad 於 2007-3-3 10:50 AM 編輯 ]

tommywgt

那是一個用R/C做的二階或者三階的low pass filter

evantung

嗯! 當你使用MOS做電容時, 使用在PLL的loop filter,
! x9 O$ _+ ]0 k. O5 @( \4 `) N你MOS電容的電容值是會隨著你的Vtune變化而改變.
  V1 b- y, W  o" d1 P6 K當Vtune>Vth時它的變化量就會變小,
你可以模擬0v掃到vdd, 來看電容的變化量, 你就會了解了.
如果你的Vtune變的很小, 小於Vth, 那麼你PLL的BW就會變化的比較大
PLL的transfer function就會改變了!

monkeybad

恩 這地方的確沒注意到 檢查後發現Vtune小於Vth 但是模擬過後還是可以穩定 因為在我目前應用上只要提供固定600MHz的頻率 所以這效應影響比較小 只要能夠振出來就可以了 不過也許以後在設計PLL頻率若是要一直在某個範圍切換 Vtune就會不停的變化 且切換穩定時間有要求時 可能就要考慮把Vtune設計大於Vth這樣比較好

jeffsky

異議一下：通常做法是NMOS in Nwell，不會存在vtune的問題吧
請問漏電過程以及量級如何預測？

monkeybad

用MOS當電容 若是NMOS不是做在P-WELL上嗎 若是PMOS 才是做在N-WELL吧
+ ?2 x2 e/ i# G' n+ x2 s! ZNMOS in N-WELL 不太了解怎麼做

漏電流在製程的L越來越小的情況下會越來越嚴重 本身沒有這方面的經驗
' O) \. c9 \4 q# ^" K( c: f不過應該在跑模擬時 尤其是power-down模式時 多去檢查吧 要要求每顆MOS Vgs=0而且Vds=0
# w" a+ y8 F; O6 E
: [; {% g) p6 H! M; D4 Q& |[ 本帖最後由 monkeybad 於 2007-7-3 10:05 AM 編輯 ]

evantung

NMOS in nwell是accumulation mode type的電容, 通常用在LC tank的vco, 當做可變電容.
如果你拿, accumulation type cap. 來做loop filter, 我只能說你的transfer function  一直在變,
雖然我想應該還是可以lock, 但覺得很怪.
當然你要拿來做decouple電容也是可以的.
6 l3 M/ D  a$ T* y不過, 一般都是用正常的PMOS, NMOS來做decouple電容.

ted628

accumulation mode structure 若 bias 固定，不置於導致 transfer function 一直變化。不過 bias voltage 以 NMOS in Nwell 來說，有點 tricky  就是了。
( I  b) [' K7 _
做在 loop filter 裡的電容，會將其 bias 在固定值，以確保固定的電容值。inversion mode 就把 DSB 全部接到最 high 就會得到 Cmax，但 accumulation mode 則不同，要把 DS 接到最負。-Vdd 能確保得到 Cmax，但現在還有誰在用負電壓？0 V 雖不能確保 Cmax，但『只要』0 V 固定在 0 V，電容值應不會有變化才是。
+ V2 a/ C: o" r: s) a9 q* @
) z/ Z" }; s# h  T$ T一般的確都是用 inversion mode 來做 cap，一來簡單，二來 Cmax 易達到。

ntuee

Hi
% ^+ ]4 Q* G4 E* B  You can find a possible solution as the attached paper.
9 [+ |, L. w1 x
Chi-Nan Chuang and Shen-Iuan Liu, "A 1V phase locked loop with leakage compensation in 0.13um CMOS technology", IEICE Trans. on Electronics, vol.E89-C, pp. 295-299, March 2006.
1 V2 m( h- L8 Z6 \1 |- @
/ l% K8 v" d, G# k, i* z/ dhttp://www2.ee.ntu.edu.tw/~ecl/Professor/Professorpub.htm#(A).%20Journals

6 a9 d0 f) \" z/ s% E6 e. WGood luck.

leonken

这篇文章我也看过， 是IEICE上的， 比较好的解决了这个问题。 good lock

yoyo20701

嗯~~~~謝謝喔~~~~剛好遇到此問題~~謝謝大大解答~~~~~~~~~~�

semico_ljj

这个实在感谢！

lee1207

身為雜魚的我~只好多看多學點~

semico_ljj

"所以我想應該不會有Vtune的問題吧 因為MOS當電容假如Vgs=0還是可以當電容"
这种不是G接一端，S D B接另一端的常规MOS Cap吧！
$ w5 o6 u1 w2 T$ p$ e那会是什么样的MOS Cap呢？谢谢解答！

quantum

漏电流形成应该是量子隧穿(quantum tunneling)造成的栅极漏流(gate leakage)，使得栅极绝缘性大大降低了。
1 u7 S: V0 \; t- O9 ?' v0 |; B
[ 本帖最後由 quantum 於 2009-1-7 02:49 PM 編輯 ]