Magma發表Titan 首套結合了全晶片、混合信號、分析和校驗的IC設計平台 無與倫比的模擬、類比優化 (analog optimization)、晶片完工修整 (chip finishing)以及物理校驗整合(physical verification)和自動化
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" {7 e4 `! c% G3 v V* o. f 台灣台北,2008年3月4日訊 ─ 晶片設計解決方案供應商捷碼科技有限公司(納斯達克代碼:LAVA),於今日發表了首套全晶片級混合信號設計、分析以及校驗平台Titan™。不同於其它設計解決方案,Titan™將混合信號實施方案與數位實施(digital implementation)、電路模擬(circuit simulation)、晶體管級提取(transistor-level extraction)以及校驗緊密整合為一體——使得類比設計師們實現了效率和生產力的重大突破。 Y- `2 O1 N) a* N
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由於 Titan™ 同樣基於捷碼科技的統一數據模型,因而它能夠緊密地與捷碼科技的Talus® 數位IC實施、FineSim™ Pro電路模擬、QuickCap® TLx晶體管級提取(transistor-level extraction) (同樣在今天發表)以及Quartz DRC 和Quartz LVS物理驗証產品共同工作。其結果就是類比和數位設計團隊不再單獨工作,而是能夠對彼此的設計空間有一個清晰的了解。, {& t' ?" l& @
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捷碼科技主席兼首席執行長Rajeev Madhavan 先生表示「Titan™平台是捷碼科技發展歷程中的又一個重要的里程碑,實現了IC設計中的遊戲變換優勢。」他進一步強調「通過針對數位設計的Talus和針對混合信號設計的Titan™平台,我們已經達到了之前電子設計自動化(electronic design automation)行業從未向晶片設計師們提供的整合水準。」
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捷碼公司訂製設計事業部總經理Suk Lee 先生表示:“類比/混合信號設計工具已經無法像數位設計工具一樣緊跟摩爾定律(Moore’s Law)的發展步伐,利用這一無與倫比的類比IP優化(analog IP optimization)以及過程移植(process migration)、統一模擬(unified simulation)、物理驗証、物理設計和晶片完工修整環境的自動化-以及與數位設計流程的現場整合 - Titan在混合信號設計(mixed-signal design)的變革中實現了重大的飛躍。”
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Titan:類比/混合信號設計的進化
; P0 q, b/ P2 N/ m* ~ 目前類比設計流程及其團隊與數位工作是完全隔離的。類比積體電路很大程度上仍然是全部訂製,而且需要艱辛的手工草圖繪制。除了成本相當耗時又易於出錯之外,晶體管級(transistor-level)的設計風格也不允許將現有的設計輕鬆地移植到新的代工廠(foundry)或新的製程/技術節點(process/technology node)。相反,此類設計的有效移植需要從頭開始進行電路重新實施。而通過Titan平台,類比設計師們仍可將自己的專業知識應用於第一電路拓撲的定義,但移植到新的節點將更為方便。4 Z+ M1 D; s' [+ t7 _& `, M
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閃電般的自動化晶片完工修整以及與數位實施的現場整合 ( C# Z+ t% Q, k5 {* D# l
在傳統的流程中,晶片完工修整 (chip finishing) — 設計中的數位和類比模塊已經完成協同的佈置和佈線(placed and routed)— 是需要手工干預、相當耗時的一項工作。Titan的晶片完工修整是平台中首先發佈的產品,提供了完整的、自動化的晶片完工修整功能。! D: L/ v( w4 u. c1 I; F X6 {
快速的、高容量的系統將混合信號平面規劃圖與Talus的佈局和佈線(placed and routed)功能整合為一。它能夠輕鬆、熟練地處理最大規模的設計,通過一個有效的、基於約束(constraints-based)的方法自動化類比網絡和特殊網絡佈線,通過與Talus、Quartz DRC 和 Quartz LVS的現場交互界面,使所有的混合信號平面規劃圖能夠立即用於物理和時序驗証簽核分析(physical and timing verification sign-off analysis)。Titan的晶片完工修整能夠實施同時影響類比和標準單元(standard-cell)組件的階段晚期的工程變更命令(ECOs),而不會導致嚴重的延期。1 c9 A& [! _: o5 D: B; Y5 Z
7 `) D% C: b/ D0 }8 c& v( ?高效率的全晶片電路模擬
$ J& f3 |' \/ [4 Y 利用業界領先的電路模擬器(circuit simulator)FineSim,以及堪稱業界黃金標準的寄生提取(parasitic extraction)工具QuickCap TLx,Titan提供了一個整合的模擬環境。對於真正的混合信號設計,FineSim 接口也允許全晶片的電路模擬(full-chip circuit simulation),使得設計中的類比部分實現了SPICE 級(SPICE-level)的準確率,設計中的數位部分實現了fast SPICE 級的準確率。在將晶片交付矽片生產之前,這一特性確保了類比/數位接口的有效模擬和校驗。
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Titan 晶片完工修整功能目前已經上市。欲獲得關於捷碼公司如何整合類比和數位設計以加速混合信號設計的開發,請上網 www.magma-da.com/WPTitan.html 下載白皮書《Titan 統一的、自動化的、全晶片混合信號設計解決方案》。$ V* A; b* j/ j* D- R$ n& U( j6 u4 ?
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