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這個年代東西愈來愈強了.... Y' I, J+ s% O3 v) L: {# G5 l- a
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# k l- m) N* X# {. n首頁的新聞 (看看就好別信太多了...)/ g4 t0 n7 f2 A9 y
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8 U; |/ I' ]' S0 Q好利順電子獲P.A. Semi 多核心處理器之獨家多區域經銷權
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8 o* e% `" v: M4 ^7 x先進半導體、顯示器及系統解決方案全球領導經銷商好利順電子有限公司(Nu Horizons Electronics Corp.) (NASDAQ:NUHC)今日宣布一項針對 P.A. Semi PWRficient™ 微處理器系列產品的多區域經銷協定–此系列為一 基於Power Architecture™的64 位元多核心、可擴充的處理器產品線 ,功\耗少於競爭品牌處理器的3 至 4 倍的。此協定包含於美洲、大中國區、東南
; h/ m+ S; A, d+ O9 q2 V3 k$ ]亞、印度、澳洲/紐西蘭、英國及愛爾蘭的獨家經銷權。
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PWRficient 64 位元多核心處理器系列,鎖定數十億美元之高效能嵌入式運算市場,並從根本上重新定義高效能製程的功\率、成本及產出效率。此獨特的多核心系統晶片(system-on-chip )架構,擁有50 項已提出申請、審核中之專利支援,除了在價格及產出效能達到突破外,更以超低功\耗提供每核心達 2GHz 的高效能 。
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) @& P* C! H7 _& M, h2 ^P.A. Semi 業務及業務開發執行副總裁 Amarjit Gill 表示:「Nu Horizons 是一家在創造、追蹤及滿足全球需求上公認的市場領導者。此外,其從客戶下訂單至設計與製造之過程,均提供最完整的服務 ,我們深信其全球基礎架構及強大的銷售及工程支援團隊將提供絕佳的通路,協助推廣我們的 PWRficient 處理器。」 $ f9 z" `( }+ y: L0 Z
8 Z, A/ l# v4 w. l7 z$ C- Z' r好利順電子經銷事業部總裁Dave Bowers 表示:「Nu Horizons 非常高興能代表P.A.Semi. ,該公司高效能的平台處理器產品線是一項創新科技,並由具備多年開發微處理器架構之傑出經營及設計團隊作為有力支持。此PWRficient 高效能低功\耗系列產品,代表一個具體的科技突破,並且對於我們的產品陣容具有加分效果。我們預期此產品供貨將獲得客戶高度肯定。」 $ ], X1 Y2 y* C, Z
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* T: x4 L2 ~7 ]6 b! @6 }! Y: ?
. V: A1 s1 n' L5 m$ h7 z. I' e) d
這顆CPU的簡單資料
f& W. _5 j) R, e0 h. D# D. F幾個重點:1 x% F* a9 ?1 f& R
1) 64 bits
1 m) u1 d& ^7 B' q2) Power architecture& l1 L6 q0 y+ z5 N) U: l
3) 因為是embedded CPU所以cache不大
+ j& u( l( X9 a& i2 l' i4) L1 cache 32GB/s perfromance, 我猜clock rate為512MHz or 256MHz# f- Z' o1 ^9 R/ P( X. _1 F
5) Superscalar
- R# J. P" a: s" x$ X/ B5 |7) 這個利害了...6 execution units including a double precision FPU and Altivec unit.
! |7 A5 w+ }1 Z5 s# Z' L6 R我猜一個clock應該可以執行超過3個指令 y& |, L% @/ N+ z$ D
從網頁資料看來似乎可以一口氣接最多8顆CPU吧(拿來打GAME好了... )...8 o6 G) J$ w6 _2 C
- [/ ?% j5 S( p
% E# r+ o& a. [) f) E- t
reference: http://en.wikipedia.org/wiki/PWRficient
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1 L7 ~+ x9 l l, E% q6 oCPU
( t7 J% w1 {; D5 b4 jPA6T
+ @3 W* s9 r( s3 S8 d+ M! p3 ]0 `! J# H
Superscalar, out-of-order 32/64 bit Power Architecture processor core.
9 w/ m" \% `- C5 V, L: uAdheres to the Power ISA v.2.04
6 W2 ]: k+ \3 CLittle/big endian operation
: g! |5 e$ D% l: X64/64 kB instruction and data L1 caches. 32 GB/s bandwidth. ! n) `0 Q, C6 v/ O) @1 F
6 execution units including a double precision FPU and Altivec unit. 4 \% @1 r) n2 c, j
Hypervisor and Virtualization support.
; F" k7 D+ M* a6 T+ C2 N+ Smax 7W at 2 GHz
0 S. X/ D2 b7 z; Z/ W8 F- @* Q11 million transistors, 10 mm² large @ 65 nm.
D9 E: G" U; F; i5 M8 }/ X+ e$ H" ?1 b) k+ N; R
[edit] Memory system+ l! Q, b, [8 z' j# j
CONEXIUM A0 f* ~2 g0 G5 t q2 z3 j
$ c6 T9 M3 a# Y# H5 ?
scalable cross-bar interconnect & p9 V. ^5 U+ x3 R
1-8 SMP cores
1 ^2 |& d R+ @4 {2 G) C4 Z1-2 L2 caches, 512 kB - 8 MB large. 16 GB/s bandwidth.
% G$ i+ ^& g9 x- O1-4 1067 MHz DDR2 memory controllers. 16 GB/s bandwidth.
) y7 d( y$ A8 u1 E+ |0 d$ S6 K64 GB/s peak bandwidth.
# O! _$ D9 D5 g+ I; JMOESI coherency |
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