uart 16550 FIFO問題

addn

您好
依讀取狀態來說,/RD負緣鎖住empty訊號
而剛好發生metastate,且剛好時間超過/RD默波的週期
那讀取到的empty不就是錯的嗎 如下圖

tommywgt

這是因為2個clock之間所造成empty信號不滿足於那個DFF的setup time跟hold time.所造成的. 所以問題不在於那個DFF會輸出unknow state, 而是如何提供滿足於DFF setup time and hold time的empty信號才是, 如果是我的話我會回到引起問題的地方找答案, 不會去看那個DFF的輸出

addn

您好
所以是否如我37篇所講
0 ?/ Y- d! E, L這樣的設計會有問題,因為無法保證發生亞穩態的時間
比/RD,16*BAUD週期短

那麼這個問題不就無法解決,因為empty可能再任何時間點
發生變化,而/RD脈波也可能再任何時間發生
# o) \6 s- E+ A# \3 d5 h
請問這樣的架構,有什麼方式可以解決這個問題
: s) ]9 [2 U  G" B" E
/ d; l$ O# c  M8 o8 N3 v謝謝

tommywgt

就依我看來, 我們二人討論的這些篇幅內就可以湊出答案了, 給你一個建議, 你可以上www.opencores.com下載完整的16550 VHDL source code, 看一下別人是怎麼做的.

另外, 你可以試著用自己的想法做看看, 把TX loop back to RX, 然後接個uC寫個程式測個幾天看看
4 D2 f" l3 V/ l5 ]2 z
也許這樣子會比我們在這討論的有效多了

tommywgt

在opencores內是不用註冊的, 直接以cvs下載就行了

addn

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
在opencores內是不用註冊的, 直接以cvs下載就行了

0 q/ s- S7 }- I" c! \
原來是要選cvs選項就能下載
, j3 [, h% @0 @
謝謝 版主 大大回覆

西湖水

你找找這篇文章，simulationg and synthesis techniques for asynchronous FIFO design ,by clifford E.cummings。這是一個很好的文章，肯定對你有用的。資料不在我身邊，所以不能帖上去了

milksoda

好深奧的一堆問題...有看沒有懂= =

keyway

不知道有沒有類似過慮器的架購,謝謝!!!!