uart 16550 FIFO問題

bosscck · 發表於 2007-3-6 22:10:35

原帖由 tommywgt 於 2007-3-1 14:07 發表
3 r4 E* @. T% v: ~9 T( x類似因為不同clock而造成的問題在設計時常會遇到
+ I" Q0 Y* L+ [+ q
* r: I5 }8 c. V7 D9 |0 s. H有人有別的好答案嗎?

時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck · 發表於 2007-3-6 22:19:18

原帖由 bosscck 於 2007-3-6 22:10 發表5 d# J5 G+ M" V
- G7 a/ ~1 @# A* U/ Y$ Y4 h

6 N! ^4 }6 }! X
# t8 l6 [. w1 l時序的問題這方面我去找找看,我學過我會去翻翻資料.這兩天回覆

bosscck · 發表於 2007-3-6 22:19:47

原帖由 bosscck 於 2007-3-6 22:19 發表# R/ t8 O5 p- [8 q2 \6 Y7 C3 l

bosscck · 發表於 2007-3-6 22:20:06

原帖由 bosscck 於 2007-3-6 22:19 發表& L$ {3 B+ w7 X/ w

bosscck · 發表於 2007-3-6 22:20:31

原帖由 bosscck 於 2007-3-6 22:20 發表/ ]3 k/ G3 p* Y4 c! o7 F/ D

bosscck · 發表於 2007-3-6 22:20:52

原帖由 bosscck 於 2007-3-6 22:20 發表- M2 {1 w! X) B- A, h9 `

bosscck · 發表於 2007-3-6 22:26:28

clock問題,一般來說都會設計成"A主" B,C,D.....跟隨A"clock

新產品通常都是跟隨舊產品clock,除非新品有更好的clock產生器.

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