uart 16550 FIFO問題

addn

各位 大大
' u& ]1 L9 l( H2 f/ x' t請問有人知道uart 16550 的FIFO的電路結構嗎
8 ~/ C$ I, C: b& s
因為以前有用vhdl做一8250的功能
4 ^9 X6 I' p4 ]想加上FIFO ,變成16550的功能
4 I# U7 K( W: ^8 A: {所以才會想了解16550 FIFO的電路結構
* _8 n8 F6 z0 w/ T  Y
2 u6 N; J& w" l6 E依照data sheet看起來似乎是用異步fifo
寫入跟讀出fifo可以同時操作
. x; a; ?* R6 C, |. B/ x/ Z  B
可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
會發生full,empty,level trigger判斷錯誤,如下圖所示

addn

您好

* K% S4 u! ?4 R感謝版主 大大的講解,提供解決方式的參考
) M5 Y$ V9 i5 ^- _8 r
我這邊還是有一些問題

1.
RX FIFO
; ]0 C9 V: m" ^: nwrite_ptr變動對/RD empty的影響就如同大大所講的
cpu對於錯誤的empty只是延遲下次在來讀FIFO資料,並不會
8 U3 T- x6 F- h" k2 g6 A/ ]  U造成嚴重的錯誤
可是
; x  d% Y4 B# tread_ptr變動對於寫入FIFO full的影響就很嚴重了
當要寫入FIFO時誤判FIFO 滿了,這時就會造成溢位的動作

1 G8 x& d- l6 M$ `2.
- C' m) q4 \; T+ Q/ ]$ n; U( P16550有TIGGER LEVEL功能,可以設定當FIFO收到1,4,8或14筆資料時
去觸發中斷輸出腳INTR
這樣勢必要有TRIGGER_LEVEL_FLG邏輯來指出是否符合條件
這TRIGGER_LEVEL_FLG也要根據變動的write_ptr和read_ptr來決定
這樣INTR輸出不是就有機會產生毛刺在write_ptr和read_ptr變動時
那要怎麼消除這毛刺現象呢

3.
如果加上handshake的話,那時序動作可能就會跟16550有些差異了

addn

您好
7 ]- V6 C$ H; t2 L, p. y8 l0 G; ]$ C感謝版主 大大的建議及經驗分享
對於數位設計的確讓人傷腦筋
2 ^7 N% e4 q* f9 @" e有一大堆的情況都要考慮進去
需要發很大的心力在設計電路的穩定性上

大大可否對於handshake在這裡與FIFO搭配使用
再進一步說明一下呢

我的想法是這樣不曉得對不對
當要寫入FIFO前先通知/RD電路暫時不要改變read_ptr讀取FIFO
寫入FIFO後再通知/RD電路可正常動作
. S! g, A5 U0 k反之讀出FIFO對於寫入電路也用一樣的機制

addn

您好
4 x& z& [: v8 w- L& h! ]/ a
/ O8 d# N- L- e) R可是這樣還有問題我搞不懂

  寫入端有16Xbaud可以當clock可以達成交握動作
  讀取端邏輯,沒有讀取端的clock只有/RD脈波
  當/RD來時就表示一定要讀取,而且沒辦法
9 x8 p9 `0 X  A' y: \  產生及判斷交握訊號

addn

您好

這部分我實在想不出來
如果版主 大大可以提供參考例子,那最好不過了

. L4 c$ Y% R7 z  B5 P, |# L4 L" U謝謝

addn

版主 大大 等你有空在幫我解答就好了啦
! R* ~" q4 i: G' ], B6 v
我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
3 ?; C* ~$ U/ q5 @  b& Q; Mhttp://www.21ic.com/news/html/70/show1661.htm
% \1 m/ q% Y) f& {0 x. y& Ihttp://blog.21ic.com/user1/1202/archives/2006/23787.html
根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
1 n; [" ]+ a2 R) Y; x可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
碼後還是無法百分百保證正確呢
* G- \9 Y1 V2 m- t( _4 Z
& A$ K7 u7 C9 g. W- e4 i還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢

addn

謝謝 版主 大大提供的參考範例

" v4 ~4 v! Z, H; E$ \7 }: W將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論
( |; J: N( r5 y$ Q. a
1.
& |* D3 Y$ k3 K  Z; V) I   版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
) c- m3 O$ e) _3 i7 k; Q   這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
   wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
1 W% f! h. o9 Z2.
1 u9 I# a, I: @: r$ v" C2 ?, u   由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
   假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
   資料讀取週期RC最小280ns
9 J3 H. d! r9 _2 ~! m3.
   full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
   小小於wck週期的case,會有問題,以trigger level造成的INTR來講
* p. W% q6 z# W/ @1 b" t: j; Q   當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
, ~% k" u7 M" N4 F   而這段時間不會造成多餘的中斷被執行嗎

addn

版主 大大謝謝你再提供這些參考的資料
我會好好的找來研究看看
4 z" K, W# A1 {
  ^7 J$ R/ m6 w, `, k! u, ~8 I我本身目前不是從事電子相關行業,不過對於
FPGA/CPLD,HDL,數位邏輯設計及單晶片等
都很有興趣,之所以要寫16550 code主要是想
+ Z, d5 a6 V6 @, X# r挑戰看看自己能不能寫的出來,不過似乎沒那麼容易

FIFO這部分我有上其他討論區問過,可是都沒人回覆
4 J* u+ S7 P; C* u感謝版主願意跟我討論這個問題

再次謝謝啦

addn

您好
5 [1 A: G, x: y最近想到一種架構,用來做FIFO不曉得可不可行
  P$ V7 u& z, ~; g+ B+ n如下圖所示
, s$ l( Q! W$ M' i: H
6 _1 q. r8 @; k1 n: s先就full,empty討論,trigger level不管
讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間
7 e: K* P$ j" i3 U5 \; ?
1.用額外bit(valid_bit)來指出register是否有資料寫入
2 A) W% t* F1 Y. ^4 o9 a- C( V+ M. u  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
  當讀取FIFO,相對應的valid_bit會被清為0
' P3 _" v  o4 p) @* }
! [# Y8 s5 J0 P) \2.wptr及rptr用bin count
. K9 {1 D  N5 h) v+ j$ v$ s! g! u
/ ^& T  A) q' j3.full將所有valid_bit取and,empty將所有valid_bit取nor
8 m9 B" \% j" u. [1 h
4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已

" l, z& R) ~/ U  N0 @5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
/ P, W/ I. {) M; B! T0 q  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
0 E, N3 X4 Q/ d+ I1 u  B! E; `  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
0 [  }3 V; S2 [  個位置是空但被判定為已經滿了的狀況)

以上的推論不曉得是否正確

addn

您好
  N; h+ H5 w% y4 s我想到這個方法除了電路會比較大外還有其他缺點

1.不適合做成容量較大的FIFO
7 U3 Y5 _8 X2 f+ B- ?
2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響

6 M. j5 L, D/ X- N( Y0 \3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
+ W) P$ g) C" v4 H8 V   會有較長的延遲時間,所以速度被拖慢了
8 J2 z& w1 Q- s# P( M' R+ C
謝謝 版主 大大 再提供了另一個思考的方向

addn

您好


1.
   "另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"
9 T6 w7 v/ y- j# W4 s
   不了解這段話的意思,可以在進一步說明嗎
3 t/ G; y/ w8 `
+ X/ [+ h0 O/ ^3 j7 A1 Y2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
' D1 \$ z+ ^* R0 h( I  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
; o4 ]  D$ H- }; F/ t8 b4 j! H0 z  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
  請問有辦法評估亞穩態維持的時間嗎
+ a7 q  ~0 F0 p9 t2 ^7 U  
/ @4 n6 i$ p% J謝謝

[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

addn

您好
關於 metastate
( s0 R6 N- [, J5 S請問如果一個d-ff假設 clock頻率1 hz
6 Y: b6 A4 Q' d- X: m1 p" _3 ]如果剛好發生metastate,metastate這個狀態
有沒有可能有機會維持1秒的時間長度呢

4 i7 F* U6 l& j5 |6 u" K謝謝

addn

您好
依讀取狀態來說,/RD負緣鎖住empty訊號
而剛好發生metastate,且剛好時間超過/RD默波的週期
2 C8 X7 k# a. O$ E1 y( S7 v那讀取到的empty不就是錯的嗎 如下圖

addn

您好
所以是否如我37篇所講
這樣的設計會有問題,因為無法保證發生亞穩態的時間
比/RD,16*BAUD週期短
2 M5 ^" }5 P+ u1 t2 ]
/ E5 m  Z3 F* ]那麼這個問題不就無法解決,因為empty可能再任何時間點
發生變化,而/RD脈波也可能再任何時間發生

* i" S# n1 d6 y請問這樣的架構,有什麼方式可以解決這個問題

謝謝

addn

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
! `2 _* Q& Y' s- r3 u5 z在opencores內是不用註冊的, 直接以cvs下載就行了

* z& D4 F8 b+ O# f2 @1 ]原來是要選cvs選項就能下載
; m7 O# E4 f$ c& J6 u4 l3 k" b! E* u
謝謝 版主 大大回覆