uart 16550 FIFO問題

addn

各位 大大
& ~8 @& m+ j6 w8 o# ]6 \5 L請問有人知道uart 16550 的FIFO的電路結構嗎

因為以前有用vhdl做一8250的功能
5 g" A9 Z4 ~* s7 ]8 ^: O( J5 M想加上FIFO ,變成16550的功能
所以才會想了解16550 FIFO的電路結構
4 F  y" u' X0 C6 `- j
* E' b3 K+ J3 `3 b! O# X依照data sheet看起來似乎是用異步fifo
寫入跟讀出fifo可以同時操作

可是我想到的fifo結構如果同時寫入跟讀出的話,就有機會
# n% c: s. H0 o1 I  y會發生full,empty,level trigger判斷錯誤,如下圖所示

addn

您好

感謝版主 大大的講解,提供解決方式的參考

0 Y& \. J& O1 Z6 u我這邊還是有一些問題

1.
RX FIFO
write_ptr變動對/RD empty的影響就如同大大所講的
cpu對於錯誤的empty只是延遲下次在來讀FIFO資料,並不會
造成嚴重的錯誤
可是
3 a8 |) D) J4 t9 I5 W  J4 h# Yread_ptr變動對於寫入FIFO full的影響就很嚴重了
3 L+ R: u0 i+ L$ ?" _' r0 `6 h/ H" \& r當要寫入FIFO時誤判FIFO 滿了,這時就會造成溢位的動作

2.
16550有TIGGER LEVEL功能,可以設定當FIFO收到1,4,8或14筆資料時
9 d4 u% k, T5 g9 _1 }6 ]5 ~/ M去觸發中斷輸出腳INTR
; }3 z& V  {, f, T' j這樣勢必要有TRIGGER_LEVEL_FLG邏輯來指出是否符合條件
這TRIGGER_LEVEL_FLG也要根據變動的write_ptr和read_ptr來決定
5 @3 O3 u( @% e0 h1 [6 v這樣INTR輸出不是就有機會產生毛刺在write_ptr和read_ptr變動時
: F2 V2 o6 O! _8 K2 W/ Z那要怎麼消除這毛刺現象呢

4 G( ]3 t, w, k3.
1 q( z$ |6 a# h+ b; L7 x+ C3 F0 O如果加上handshake的話,那時序動作可能就會跟16550有些差異了

addn

您好
8 {; F- g- ~% g* R感謝版主 大大的建議及經驗分享
對於數位設計的確讓人傷腦筋
有一大堆的情況都要考慮進去
; }7 L+ e: k2 ?需要發很大的心力在設計電路的穩定性上

大大可否對於handshake在這裡與FIFO搭配使用
/ K+ c- K- p7 W: m6 f1 m再進一步說明一下呢

+ ]& J7 G0 k5 r5 M# _1 k我的想法是這樣不曉得對不對
' @  B% F. t, R* Z/ |7 n當要寫入FIFO前先通知/RD電路暫時不要改變read_ptr讀取FIFO
$ M: L: j( X7 ]( \9 Z" P1 J寫入FIFO後再通知/RD電路可正常動作
反之讀出FIFO對於寫入電路也用一樣的機制

addn

您好
2 X3 w7 D: z- @
0 n+ |6 V0 T+ M, V可是這樣還有問題我搞不懂

  寫入端有16Xbaud可以當clock可以達成交握動作
  讀取端邏輯,沒有讀取端的clock只有/RD脈波
6 r& P+ r) p8 r4 L8 A; {% Z  當/RD來時就表示一定要讀取,而且沒辦法
# v3 Z$ I' b. l9 [) J/ s, g  產生及判斷交握訊號

addn

您好

這部分我實在想不出來
如果版主 大大可以提供參考例子,那最好不過了

3 ^) E4 Y8 _7 b! F% \, m* o謝謝

addn

版主 大大 等你有空在幫我解答就好了啦

我有找到一些對岸的異步FIFO文章,有興趣可以參考看看
) _- N3 r" ^; a$ A- q, A$ Ehttp://www.21ic.com/news/html/70/show1661.htm
http://blog.21ic.com/user1/1202/archives/2006/23787.html
根據文章用格雷碼當ptr的count是可以大大降低亞穩太被取樣到的概率
6 j, m* v7 B+ k1 e! P可是還是會有最高兩位元同時發生變化的情形,這是不是表示使用格雷
碼後還是無法百分百保證正確呢

2 b1 {$ X3 c; A/ A+ e1 y還有trigger level要如何由格雷碼的read_ptr,write_ptr去判斷呢

addn

謝謝 版主 大大提供的參考範例
) e& v6 `3 K6 y
將code研究後,發現可能會有一些問題,所以將問題po上跟大家討論
' i, K& U$ ^0 N7 Y; l3 {
1.
/ y+ R5 n: Y  ?; o   版主之前的兩個假設 "/RD動作時狀態不能改變"及"wen動作時也不能改變狀態"
0 ~9 P& k0 M! Z+ J# C8 [   這兩個case是發生在best case,可是還要考慮到worst case就是/RD,wen同時發生
   wptr及rptr同時發生變化,同時兩者又互為判斷來源依據之一
2.
% A$ L) z" i# |! i1 t; ]   由data sheet看起來,實際在操作上未必能符合wck的clock rate比/rd高
, O- \% T- K/ j0 i+ A9 [& Q   假設wck的clock用16xbaud rate或者直接用1.8432 Mhz,由下圖可以看出
  M' e: [- X% d( _4 z; s   資料讀取週期RC最小280ns
+ c4 N# c8 H1 A1 @3.
   full,empty,trigger level等訊號之設定清除由wck觸發同步,可是當讀取週期
   小小於wck週期的case,會有問題,以trigger level造成的INTR來講
   當FIFO裡的資料都被讀完了以後,INTR不會立即變0,而要等下一個wck的時間
& V& u2 g2 Q2 L   而這段時間不會造成多餘的中斷被執行嗎

addn

版主 大大謝謝你再提供這些參考的資料
我會好好的找來研究看看
! s, ]2 V0 I  s/ I( U- t) m
我本身目前不是從事電子相關行業,不過對於
0 U9 D' o8 |+ b5 SFPGA/CPLD,HDL,數位邏輯設計及單晶片等
都很有興趣,之所以要寫16550 code主要是想
' M- W' Y, g3 e. e挑戰看看自己能不能寫的出來,不過似乎沒那麼容易
3 R- H: P  ]6 x; W% Y) c; @
FIFO這部分我有上其他討論區問過,可是都沒人回覆
感謝版主願意跟我討論這個問題

% |1 O; C/ b' j6 ^$ B6 ^再次謝謝啦

addn

您好
最近想到一種架構,用來做FIFO不曉得可不可行
* o4 Q% E5 p* y; C9 B如下圖所示
' }* G& X9 g5 S
先就full,empty討論,trigger level不管
讓/RD脈波,16*baud rate週期大大於亞穩態出現的時間
8 Z  l' {! Y3 J: F* U2 ?- m9 r4 ~$ f
1.用額外bit(valid_bit)來指出register是否有資料寫入
( o& `: F6 A5 t0 p5 @, e  當寫資料到FIFO則相對應的valid_bit會一起被設定為1
  當讀取FIFO,相對應的valid_bit會被清為0
) y4 H; S" H4 u0 W- s- z8 X/ y
2.wptr及rptr用bin count
0 U/ Z% d# q& V/ [* n! O) e  g7 l
; E0 V+ n( ^8 o5 A2 z2 ^3.full將所有valid_bit取and,empty將所有valid_bit取nor
! I1 U+ s7 n5 [5 ]- J) B# ?# _) Q
4.讀取狀態empty時,/RD下緣將empty訊號鎖住,如此在讀狀態時
5 v1 Y/ }! n/ G0 V' E1 ~  worst case(有一筆資料在FIFO可是讀到的狀態是空),這種case
: D* S. [7 }/ i4 ]& D1 `' \  出現的機會不會太頻繁,就算出現也不過延遲一個讀取週期而已

. L. v/ l" b6 j( N1 @( [& R5.16*baud rate下緣鎖住full,接收狀態機16*baud rate上緣動作
  當接收狀態機要寫資料到FIFO時,如果遇到full(lock)=1時,下一個clk
# b7 {) w; S2 A' o; U3 D( v+ y' s) q2 i  週期再判斷一次full(lock)如果也是1,則判定FIFO真的滿了,否則直接
  u2 r& |% Y# C& w; U2 O, ^7 _% e  將資料寫入FIFO,如此就可避免可能會發生的worst case(當FIFO還有一
  個位置是空但被判定為已經滿了的狀況)

5 X2 j& U9 C6 q1 R以上的推論不曉得是否正確

addn

您好
我想到這個方法除了電路會比較大外還有其他缺點
. K( J- e6 d; z# W* g
1.不適合做成容量較大的FIFO

( c) S8 c: m" U% |  ^  q2.清除valid_bit邏輯,有用到回授清除的方式,可能會造成其他不好的影響
4 V  R1 X5 Q' `/ u4 W% Q
- K$ q$ z9 u) f$ |" {2 `, w3.tigger level會用到連續加16次的組合邏輯(把valid_bit全加起來),這樣
$ t& a' l8 \( m1 A% r   會有較長的延遲時間,所以速度被拖慢了

" x* m7 d2 b; H) L- x1 [; g2 u謝謝 版主 大大 再提供了另一個思考的方向

addn

您好
5 _' Z1 u( T) o
/ j- s; j4 j6 ~8 z" ^  n# R
+ l6 e/ W2 G  |: Y. ?$ ^1.
- \0 P6 D# s! X( Z   "另外在判斷empty跟full時, 不用全判斷所有的bit (因為這是一個circle buffer)"

   不了解這段話的意思,可以在進一步說明嗎

& l' u* f/ y% {3 K2.
  我這方法是假設讓/RD脈波,16*baud rate週期大大於亞穩態(metastate)出現的時間
  才適用的,可是最近看一些關於亞穩態的文章,發現亞穏態維持的時間是不定的,有機會
) Y" [- N- d7 K* I2 o  超過/RD脈波及16*baud rate週期,這樣的話我想的這個方法就不能用了
6 q. c2 P8 A5 X2 G* J: C6 [' h5 m  請問有辦法評估亞穩態維持的時間嗎
4 ~" ~% e3 \$ H  
" G7 i0 ^6 J# X: o/ `/ z謝謝
1 Q% y! ]& H) f6 h
[ 本帖最後由 addn 於 2007-3-18 10:34 AM 編輯 ]

addn

您好
關於 metastate
請問如果一個d-ff假設 clock頻率1 hz
0 Q# w2 \/ p1 v% P  q/ `如果剛好發生metastate,metastate這個狀態
有沒有可能有機會維持1秒的時間長度呢
6 Q6 ?# {/ ?! c9 s) n/ l
: o! N0 q9 L1 z) o' w/ |) ]謝謝

addn

您好
依讀取狀態來說,/RD負緣鎖住empty訊號
+ `  |6 P0 ?7 R! y! R而剛好發生metastate,且剛好時間超過/RD默波的週期
. d' a- t3 D2 s; _  m那讀取到的empty不就是錯的嗎 如下圖

addn

您好
+ y( X9 F8 I6 J7 w0 ~5 u8 i所以是否如我37篇所講
3 C6 q) y* L3 v+ S  K/ L這樣的設計會有問題,因為無法保證發生亞穩態的時間
比/RD,16*BAUD週期短

4 l' ]( ]4 h3 B" f6 b那麼這個問題不就無法解決,因為empty可能再任何時間點
" r4 ^) X: G2 T- v) ~發生變化,而/RD脈波也可能再任何時間發生

請問這樣的架構,有什麼方式可以解決這個問題

# i! ?3 s6 _0 t% P9 ^* a謝謝

addn

原帖由 tommywgt 於 2007-3-27 10:46 AM 發表
5 l4 l4 @  [9 {1 Z! F) a在opencores內是不用註冊的, 直接以cvs下載就行了

) F, S# q! A' ?* b+ i) d
2 s& I) q/ n' G7 @原來是要選cvs選項就能下載

8 i+ N9 G" o0 h/ H謝謝 版主 大大回覆