uart 16550 FIFO問題

tommywgt

答案是沒有
/ T& A: u% ^2 }0 D. V: E7 h
metastate的時間長短是根據信號跟gate delay所得的, 也許設的計很糟糕時會出現us, 不然的話應該只會有ns的狀態

tommywgt

這是因為2個clock之間所造成empty信號不滿足於那個DFF的setup time跟hold time.所造成的. 所以問題不在於那個DFF會輸出unknow state, 而是如何提供滿足於DFF setup time and hold time的empty信號才是, 如果是我的話我會回到引起問題的地方找答案, 不會去看那個DFF的輸出

tommywgt

就依我看來, 我們二人討論的這些篇幅內就可以湊出答案了, 給你一個建議, 你可以上www.opencores.com下載完整的16550 VHDL source code, 看一下別人是怎麼做的.
9 J0 ]+ c1 Y! x
另外, 你可以試著用自己的想法做看看, 把TX loop back to RX, 然後接個uC寫個程式測個幾天看看

2 `- N: ?; H( n0 R也許這樣子會比我們在這討論的有效多了

tommywgt

在opencores內是不用註冊的, 直接以cvs下載就行了