PLL 的實現方法?

kolong

請問cpld可否能把一個input的frequency倍頻....
7 A: ]2 \  F7 O( w9 p$ Q' S倍頻是否只能用PLL的方法?
  a% o2 T( C% j0 U# a+ ~最近遇到這個問題...想看看各位的看法..

tommywgt

答案是可以的, 只是就以成本來看的話划不來而已

kolong

用cpld的話...
effort會有多大呀....有沒有一個概念的數字
4 G7 s. j7 h( ]另外...如果input的頻率很低(60Hz..)...
cpld還是有可能做到嗎...
( z3 S4 N9 ^3 m因為問過代理商...是沒辦法supprot那麼低的頻率...嘻嘻
/ G% Q/ D5 }8 `, }, c6 q. F  A
8 P) q: O' l) z' X/ j+ o2 m. k[ 本帖最後由 kolong 於 2007-3-17 06:20 PM 編輯 ]

tommywgt

你可以上中央圖書館查一下, 有一篇碩論論這一件事.

( \8 f/ ?# e5 H9 W輸入頻率是60的話, 很明顯的是想拿市電的信號來倍頻吧, 如果只是要一個也許不是那麼準的clock source的話, 該有更簡單的方法才對

kolong

不是要用市電的信號...
6 Y9 j3 }. G5 ^' B' F" S0 k& d是要用panel裡面t-com的v-sync來同步led driver...
- u; T( y  s. z所以不是clock generater的function..
目前我是想用cd4046...不過filter方面就傷腦筋了...

tommywgt

如果你能講的更詳細點的話, 也許可以幫上忙也說不定

kolong

搞了二個禮拜的CD4046 (PLL)..還是覺得無解....
我的function如下..
" h, {/ J# ]& o4 Q/ s5 _" n4 g用60hz的frequency去產生2.457Mhz 的frequency...
& W" S3 R) |- w/ \2.457Mhz是要給LED driver當clock input用的...
這樣LED driver所產生PWM才可以跟V-sync同步...
$ R5 L9 O( Z/ Z6 B現在遇到的問題有下列幾點..
1. 60Hz要產生2.457Mhz.....60*40950 = 2.457Mhz..
   因為40950實在是太多倍了...這樣VCO平均一個level大概只有不到1mV...
   noise就比1mV還大的多了...
' Y5 L. y6 w. j$ j$ ~' a0 _2. 60Hz實在是太慢了...所以不可以用被動式的filter..只能用主動式的(就是用op啦)
   按照datasheet的公式..所算出來filter的R跟C..只能當參考.. (果然..類比的東西都要靠經驗)
   實驗了一個禮拜.總算感覺filter有在動,不過目前還是有一些問題還搞不清楚..
. B9 M# x6 S* O$ b: R+ ]' }# T9 h
不知各位大大是否還有其他的idea可以實現這個function....(用60hz去產生2.457mhz)

tommywgt

如果你還是想用CPLD的話, 不介意的話留下連絡方式我找人幫你如何?

ssejack1

個人看法:
9 s6 T# l! V/ K1 Y  s. J將 sync. signal 當成 enable信號, CPLD 內部電路用 OSC 產生工作 clock 信號源,藉由 sync. 來  enable 應較容易實現吧!?

kolong

其實用PLL產生2.457MHz的clock給led driver
3 W+ k9 n; N7 A! p2 v1 g8 A最後所產生的pwm還是跟v-sync不同步啦...
所以現在改變做法...
/ g7 c* p/ [' F直接用60hz產生600hz的pwm...
$ y; u9 N+ ^5 F& Gduty就一直去sample  led  driver的pwm就可以了..
" w5 v+ c; h& D目前60hz-->600hz已經ok啦...剩下的就是去sample led driver 的pwm..
' a! y$ |7 d* {8 i3 q* [9 y  F
感謝各位先進的幫忙呀

另外...想做一個shift的function..
led  driver的pwm進來...送出去的pwm要shift 60度或120度..
5 [. ]. @* k1 w6 k# N是否有比較簡單的想法呀...

tommywgt

如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

zanthia

如果 jitter 要求不是很嚴格的話,
利用 74297 的電路來參考 60Hz 或許可以;
: Q! G* A5 q, _* A: |2 ]! t5 v; LDCO (ID counter) 跑在 2.457M * 32 對 CPLD 應該是很容易作到...

kolong

原帖由 tommywgt 於 2007-4-16 02:14 PM 發表
. e& P2 {% {8 Y* g' e如果倍頻是成功的, 那phase shift就只是調整cycle中的1->0, 0->1的時間, 不是嗎?

想法是這樣沒錯啦..
2 Q1 Y/ l* F! a+ E: g" f* `$ O以2.457MHz的clock來說...
你會需要12bit的counter來數high是多少跟low是多少..(因為pwm的duty是會變的)
shift-->one counter
memory high-->one counter
memory low-->one counter
我目前是要用到四個counter...
* g) S) n( x$ }) P! J$ G& r不過這樣做起來感覺很不好...
! W- @/ j/ K: Y! P) O0 E+ f6 h
而R G B各要一組shift..
/ R7 Q9 F5 D' b+ R* x128microcell已經被我寫爆了...唉....
6 E' N3 F" q! [3 ^9 I! y! g
) R. E; c, v$ {其實光是寫同步的的code...128microcell就已經被我寫爆了呀
(目前是用lattice的 iM4A5 128/64)
# B2 n+ R- r9 I5 H# U9 Z  V
所以才會問各位先進是否有其他的想法.....

tommywgt

128microcell在一般的應用可以放一大堆東東也...
你的design很大嗎?

tommywgt

也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

kolong

原帖由 tommywgt 於 2007-4-23 04:30 PM 發表
4 c5 o: |' l! X+ }, m也...回到你回的問題...
要做phase shift可不用改到duty cycle啊...

, d/ j  Q* p! y# M4 V
- @& r9 p( H  m3 _+ y! P其實我shift要做....duty 也要改..
所以才需要那麼多的counter...

tommywgt

願意把所有的規格列出嗎?
也許可以放到64 micro cell也說不定...

kolong

RGB三組pwm要用到12bitx3
output也要三組RGB 12bitx3
同步需要一組12bit counter

其實我用到的reg..大概就要180個了
1 F! D' J" ^2 G8 q. E所以64 microcell是不太可能啦...

eject

問一下下...

你有HSYNC可用嗎? MODE 有固定嗎 ?
  Z3 R# U. O, L有的話至少已經上 KHz
而且就倍數來說一定也會跟VSYNC同步吧

kolong

原帖由 eject 於 2007-6-8 07:19 PM 發表
" w0 }9 T! N: ~1 h* [問一下下...
$ f) J/ _. @1 P6 i2 _' Q; p) ?
. p% W" L- f$ U+ I; _你有HSYNC可用嗎? MODE 有固定嗎 ?
- P9 y1 ]' l' d! N有的話至少已經上 KHz
. o; P0 t* T9 ~" j$ S而且就倍數來說一定也會跟VSYNC同步吧

0 V- J! ~2 g7 e( t/ g% d% T1 H
/ u/ Q1 k: x6 r/ I% B是有H-sync啦...
% s! w% f# Q# L; t4 i0 Z! Z4 X" C不過不能用h-sync來做...
# I+ T0 E3 k' h( ?因為用h-sync來當triger所造出來的訊號不一定會跟v-sync同步.